Drei Slide-Kapitel (k510–k530), 0 Punkte in beiden Klausuren. Niedrigste Priorität unter allen Topics. Spannungspegel, Propagation Delay, Intervallarithmetik, Spikes, Flip-Flop-Timing und ReTI-Zykluszeit. Nur anfassen, wenn alle CRITICAL-Topics sitzen.

LOW — 0 Punkte in beiden Klausuren. Keine direkte Klausurabdeckung. Nur berühren, wenn alle CRITICAL-Topics (T01–T13) verstanden sind.

Eine Spannung wird als logischer Wert interpretiert:

Zusammenschaltbarkeit: und .

Beispiel NanGate: , , , .

Siehe: k510-Physikalische_Eigenschaften

Die Verzögerungszeit wird bezüglich einer Referenzspannung () definiert:

Z separate Werte je Übergangsrichtung:

Rise/Fall Time : Wenn am Eingang die rise/fall time ist, dann auch am Ausgang (NanGate: ). Für eine Kette von Gattern ist spätestens nach logisch 1.

Verzögerungszeiten hängen ab von: Betriebstemperatur, Fertigungsprozess, kapazitiver Last (Fanout).

Statt mit festen Werten zu rechnen, wird mit Intervallen gerechnet (Worst-Case-Analyse):

Vereinigung (für Gatter mit mehreren Eingängen, die zu unterschiedlichen Zeiten schalten):

Pessimistische Schätzung für ein Gatter mit Verzögerung :

Beispiel (AND-Gatter, Fall 2): Eingänge ändern sich bei . Dann schaltet in , in (Vereinigung + Gatterverzögerung).

Siehe: k510-Physikalische_Eigenschaften

Ein Spike (Glitch) entsteht, wenn sich Eingänge eines Gatters zu leicht unterschiedlichen Zeiten ändern und ein kurzer unerwünschter Pegelwechsel am Ausgang auftritt.

Beispiel: AND-Gatter mit . Wenn zuerst fällt und erst später steigt, kann kurz auf 0 fallen und wieder steigen — ein Spike.

Spikefreies Umschalten: Sicherer Abstand zwischen Senken und Anheben der Eingänge. Für AND:

Für NAND: .

Spikes sind gefährlich für Flip-Flops (unerwünschtes Speichern).

Clock-Period-Constraint (allgemein):

Genauer: Daten müssen vor der steigenden Flanke für stabil sein und nach der Flanke für gehalten werden. Die kombinatorische Logik zwischen zwei FFs bestimmt .

Setup-Zeit erhöht sich: . Hold-Zeit verringert sich: .

Active-high Signale (ck-getaktet): . Active-low (ck-getaktet): (zusätzlicher Inverter). /ck-getaktete Signale addieren .

Siehe: k520-Timing_wichtiger_Komponenten

Die exakte Timing-Analyse des ReTI folgt dem kritischen Pfad für Compute memory ():

Bei 8 Takten pro Befehl: 18.5 MIPS.

Siehe: k530-Exaktes_Timing_von_ReTI, Datenblatt_Timing

LOW — 0 Punkte in beiden Klausuren. Überspringen, es sei denn, alle anderen Topics sind verstanden. Die Intervallarithmetik und das Konzept von Setup-/Hold-Zeiten sind konzeptionell nützlich, werden aber nicht direkt abgefragt.