http://github.com/dylang/node-rsssite-lib/media/favicon.pngWebpage HTML Export plugin for ObsidianSun, 30 Aug 2026 12:12:56 GMTSun, 30 Aug 2026 12:11:54 GMT60Exam | probeklausur ★ = ReTI-Anwendungskapitel Die Probeklausur SoSe 2026 ist nahezu identisch mit der Klausur WS 2024/25. Gleiche Struktur, gleiche Aufgaben, gleiche Punktwerte, gleicher ON-Set, gleiches ReTI-Programm, gleicher Mealy-Automat. Fazit: Keine neuen Themen in 2026. Die sechs Aufgabenblöcke sind stabil. Erwartbare Klausurstruktur: A1 KV/PI, A2 ReTI, A3 BA/PLA, A4 Fredkin, A5 Kodierung, A6 Mealy. Blatt 3: Keine Abgabe erhalten (wahrscheinlich Feiertag). 4 Tage bis zur Klausur. Priorisiere gnadenlos. 48/96 Punkte = Bestanden. Diese Themen sind direkt in der Klausur. Jedes ist 16 Punkte wert.]]>index.htmlINDEX.mdSat, 29 Aug 2026 15:30:46 GMTExam-Klausur (WS 2024/25) als auch in der probeklausur (SoSe 2026) ist A1 identisch Punkteverteilung: a) 7P (KV + Primimplikanten), b) 2P (fehlende PIs), c) 5P (PIT + wesentliche PIs + reduzierte Tafel + Minimalpolynom), d) 2P Was in Teil c) verlangt wird: Primimplikantentafel ausfüllen (welcher PI überdeckt welchen Minterm) Wesentliche Primimplikanten bestimmen (Hinweis: 2 PIs) Reduzierte Tafel nach Entfernen der wesentlichen PIs ausfüllen Falls Tafel leer: "Leer" schreiben und begründen Minimales Polynom angeben Wichtig: Quine-McCluskey ist in der Klausur verboten — aber die PIT und Petrick müssen beherrscht werden Beide Klausuren sind nahezu identisch — dieses Thema ist STABIL Definition: Ein Minimalpolynom einer Booleschen Funktion ist ein Polynom von mit minimalen Kosten:Satz (Quine's Primimplikantensatz): Jedes Minimalpolynom von besteht ausschließlich aus Primimplikanten von .Beweisidee: Enthielte einen nicht-primen Implikanten , so existiert ein Primimplikant mit und . Ersetze durch → sinkt → Widerspruch zur Minimalität.Folgerung: Die Disjunktion aller Primimplikanten ist ein Polynom für , aber im Allgemeinen kein Minimalpolynom. Man muss eine kostenminimale Teilmenge auswählen.Lemma 1: Ist ein Implikant von , so auch und für jede Variable , die nicht in vorkommt.Lemma 2: Sind und Implikanten von , so auch .Beweis: Satz (Charakterisierung): Ein Monom ist genau dann ein Implikant von , wenn entweder: ein Minterm von ist, oder und Implikanten von sind für eine Variable , die nicht in vorkommt. Achtung: Quine-McCluskey ist in der Klausur verboten! Die Klausur verlangt explizit das KV-Diagramm. Das Verständnis von QM hilft aber, die Systematik hinter den Primimplikanten zu verstehen. Berechne alle Implikanten systematisch, dann identifiziere die primen (die nicht weiter vereinheitlicht werden können).Prime implicants function Quine (f : B^n → B) begin L₀ := Minterm(f); i := 0; Prim(f) := ∅ while (Lᵢ ≠ ∅) and (i < n) do // Lᵢ enthält alle Implikanten von f der Länge n−i Lᵢ₊₁ := {m | m·x und m·x' sind in Lᵢ für ein x}; Prim(f) := Prim(f) ∪ {m' | m' ∈ Lᵢ und m' wird von keinem q ∈ Lᵢ₊₁ überdeckt}; i := i + 1; end while; return Prim(f) ∪ Lᵢ; end; Vergleiche nur Monome, die: Dieselben Variablen enthalten, und Bei denen sich die Anzahl der positiven Literale um 1 unterscheidet. Dies wird erreicht durch Partitionierung von in Klassen mit und : enthält die Implikanten aus , deren Literale alle aus sind Anordnung der Monome in gemäß Anzahl der positiven Literale
Funktion (aus k341-Berechnung_eines_Minimalpolynoms_Quine_McCluskey):Schritt 0: — alle Minterme (partitioniert nach Anzahl positiver Literale)Schritt 1: — Vereinheitlichung (Minterme, die sich in genau 1 Bit unterscheiden, werden zusammengefasst; das differierende Bit wird zu -)Man vergleicht nur Minterme aus benachbarten Blöcken (Anzahl positiver Literale unterscheidet sich um 1).Beispiele: 0000 und 0001 → 000- () 0000 und 0100 → 0-00 () 0000 und 1000 → -000 () 0011 und 0111 → 0-11 () 0011 und 1011 → ... aber , also nicht möglich Alle Minterme werden zu Kanten (1-dim Implikanten). (kein Minterm ist prim).Schritt 2: — Vereinheitlichung von -ImplikantenJe zwei Implikanten aus , die dieselben Variablen enthalten und sich in genau einer Position unterscheiden (eine hat 0, die andere 1, Rest gleich), werden zu Flächen (2-dim Implikanten).Beispiele: 0-01 und 0-11 → 0--1 () [differieren in ] 100- und 110- → 1-0- () [differieren in ] -000 und -010 → --00... aber prüfen: -000 = , -010 = → --00... nein, das wäre vs , differieren in → -0-0? Nein, das stimmt nicht mit der Partitionierung. Die Implikanten aus , die nicht zu beitragen (nicht weiter vereinheitlicht werden können), sind prim.Schritt 3: — weitere Vereinheitlichung 1-0- und -0-0... verschiedene Variablenmengen, nicht vergleichbar. 0--1 kann nicht weiter vereinheitlicht werden. --0- entsteht aus 1-0- und 0-0- → das ist Endergebnis:Satz: Für alle gilt: enthält nur Monome mit Literalen enthält genau die Implikanten von mit Literalen Nach Iteration enthält genau die Primimplikanten mit mindestens Literalen Komplexität: Es gibt verschiedene Monome in Variablen (jede Variable: positiv, negativ, oder absent). Die Laufzeit liegt in bzw. mit .Warum QM in der Klausur verboten ist: Für ist QM noch machbar, aber der Aufwand ist viel größer als das KV-Diagramm. QM skaliert exponentiell und ist für Computer gedacht, nicht für Klausuren.Die Primimplikantentafel ist eine Boolesche Matrix: Zeilen = Primimplikanten von Spalten = Minterme von Der Eintrag ist 1, wenn der Minterm eine Ecke des Würfels (Teilwürfels) des Primimplikanten ist.Gesucht: Eine kostenminimale Teilmenge , so dass jede Spalte überdeckt ist:
Primimplikanten (aus T01-KV-Diagramm-und-Logikminimierung):Minterme: PIT ausfüllen — für jeden PI prüfen, welche Minterme er überdeckt: --11 (): überdeckt alle Minterme mit : -01- (): überdeckt alle mit : -0-0 (): überdeckt alle mit : Definition: Ein Primimplikant heißt wesentlich (essential), wenn es einen Minterm gibt, der nur von überdeckt wird:Lemma: Jedes Minimalpolynom enthält alle wesentlichen Primimplikanten.Vorgehen: Für jede Spalte (jeden Minterm) zählen, wie viele ✓ sie hat. Hat eine Spalte nur ein ✓, ist der entsprechende PI wesentlich.Für unser Beispiel:Wesentliche Primimplikanten: --11 () und -0-0 () — das sind 2, wie im Klausurhinweis angegeben.1. Reduktionsregel: Entferne alle wesentlichen Primimplikanten und alle von ihnen überdeckten Minterme. --11 überdeckt: -0-0 überdeckt: Alle 8 Minterme sind überdeckt! Die reduzierte Tafel ist leer.Antwort: "Leer" — alle Minterme werden bereits von den wesentlichen Primimplikanten --11 und -0-0 überdeckt. Der dritte Primimplikant -01- ist nicht notwendig.Das minimale Polynom besteht nur aus den 2 wesentlichen Primimplikanten. , .Ein Primimplikant ist wesentlich, wenn ein Minterm nur von überdeckt wird.Regel: Entferne alle wesentlichen Primimplikanten und alle von ihnen überdeckten Minterme aus der PIT.Wiederholen, bis keine wesentlichen PIs mehr existieren.Definition: Spalte dominiert Spalte , wenn für jede Zeile gilt: .Nutzen: Dominiert Minterm den Minterm , so braucht man nicht weiter zu betrachten, da jeder PI, der überdeckt, auch überdeckt.Regel: Entferne alle Minterme (Spalten), die einen anderen Minterm dominieren.Definition: Zeile dominiert Zeile , wenn für jede Spalte gilt: .Nutzen: Dominiert PI den PI und ist , so braucht man nicht weiter zu betrachten.Regel: Entferne alle Primimplikanten (Zeilen), die durch einen anderen, nicht teureren Primimplikanten dominiert werden. Wende 1. Reduktionsregel an (wesentliche PIs finden und entfernen) Wende 2. Reduktionsregel an (Spaltendominanz) Wende 3. Reduktionsregel an (Zeilendominanz) Wiederhole ab Schritt 1, bis keine Regel mehr anwendbar ist Ist die Matrix leer → fertig. Sonst: zyklisches Überdeckungsproblem → Petrick oder Greedy Ausgangsmatrix (nach Entfernen wesentlicher PIs):2. Reduktionsregel (Spaltendominanz): Spalte 17 dominiert Spalte 10 (jeder PI, der Spalte 10 überdeckt, überdeckt auch 17, aber nicht umgekehrt — M überdeckt nur 17). Also: Spalte 17 kann gelöscht werden.3. Reduktionsregel (Zeilendominanz) (bei gleichen Kosten): E wird von L dominiert (L überdeckt alles, was E überdeckt, und mehr). E, F, G, H werden dominiert und können entfernt werden.Nach Anwendung: I, J, K, L werden wesentlich → Matrix leer → Minimalpolynom gefunden.Wenn nach Anwendung aller Reduktionsregeln die Matrix nicht leer ist, liegt ein zyklisches Überdeckungsproblem vor. Petrick's Methode liefert die exakte Lösung. PIT in Produkt von Summen übersetzen: Für jeden Minterm (Spalte) schreibe die Disjunktion (OR) aller PIs, die ihn überdecken. Ausmultiplizieren: Das Produkt von Summen wird zu einer Summe von Produkten (DNF). Minimales Monom wählen: Das Monom mit den wenigsten Literalen (= wenigste PIs) und minimalen Kosten entspricht der optimalen Überdeckung.
Aus k342-Berechnung_eines_Minimalpolynoms_Ueberdeckungsproblem:Kein PI ist wesentlich (jeder Minterm wird von genau 2 PIs überdeckt). Keine Spalten- oder Zeilendominanz. → Zyklisches Überdeckungsproblem.Schritt 1: Produkt von SummenFür jede Spalte die überdeckenden PIs als Disjunktion:Schritt 2: AusmultiplizierenWeiter ausmultiplizieren und mit Absorption vereinfachen ():Schritt 3: Minimale LösungBei gleichen Kosten für alle PIs sind und die minimalen Lösungen (je 3 PIs). Lösung 1: (PIs ) Lösung 2: (PIs ) Beide überdecken alle Minterme mit minimaler Anzahl von PIs.Gegebene PIT:1. Reduktionsregel: wird nur von überdeckt → wesentlich. Entferne und Minterme .Restmatrix:Keine wesentlichen PIs. Keine Spaltendominanz. Keine Zeilendominanz (bei gleichen Kosten). → Zyklisches Überdeckungsproblem.Petrick's Methode:Minimum finden: Welche 2 PIs überdecken alle 4 Minterme? : ✓ : ✓ Alle anderen 2-Kombinationen überdecken nicht alle Minterme. Minimale Lösungen (bei gleichen Kosten): oder .Falls Petrick's Methode zu aufwändig ist: Wende alle Reduktionsregeln an. Ist die Matrix leer → fertig. Sonst: Wähle die Zeile, die die meisten Spalten überdeckt. Lösche diese Zeile und alle überdeckten Spalten. Gehe zu 1.
Achtung: Die Greedy-Heuristik liefert nicht immer die optimale Lösung! (Siehe k342-Berechnung_eines_Minimalpolynoms_Ueberdeckungsproblem: Die M-Zeile überdeckt am meisten, ist aber nicht Teil der optimalen Lösung.)Die PIT-Aufgabe ist Teil c) von A1 (5P). Der Aufbau: PIT ausfüllen (leere Tabelle mit Primimplikanten als Zeilen, Mintermen als Spalten) Für jeden PI: prüfe, welche Minterme er überdeckt (Minterm ist Ecke des PI-Würfels) Kurzform-Hilfe: --11 überdeckt alle Minterme, die auf Position 3 und 4 eine 1 haben Wesentliche PIs bestimmen (Hinweis: 2) Spalte mit nur einem ✓ → entsprechender PI ist wesentlich Reduzierte Tafel ausfüllen Wesentliche PIs und ihre Minterme streichen Falls leer: "Leer" schreiben + Begründung Minimales Polynom angeben Für die Klausurfunktion ist die reduzierte Tafel leer — alle Minterme werden von den 2 wesentlichen PIs überdeckt. Das minimale Polynom ist:Häufige Fallstricke: PIT falsch ausfüllen: Minterm hat von (MSB = ) Wesentliche PIs übersehen: Jede Spalte mit nur einem ✓ bedeutet ein wesentlicher PI Vergessen, überdeckte Minterme zu streichen Bei zyklischem Problem: Petrick nur als Produkt von Summen aufschreiben (nicht ausmultiplizieren, falls zu aufwändig)
k341-Berechnung_eines_Minimalpolynoms_Quine_McCluskey — QM-Algorithmus, Vereinheitlichung, Korrektheit, Komplexität
k342-Berechnung_eines_Minimalpolynoms_Ueberdeckungsproblem — PIT, Reduktionsregeln, Petrick, Greedy, zyklische Probleme
k332-BA_Normalformen_zweistufige_Synthese_Logikminimierung — Implikanten, Primimplikanten (Grundlagen)
Blatt07 — QM Vereinheitlichungsschritt
Blatt08 — PIT, Reduktionsregeln, Petrick
Blatt09 — KV, quienny, PIT, Petrick
Blatt10 — Vollständiger QM, KV-Vergleich, Kosten
Exam — Klausur A1 (WS 2024/25)
probeklausur — Probeklausur A1 (SoSe 2026)
Höchste Priorität — Die PIT ist der zweite Teil von A1 (5P) und direkt an das KV-Diagramm aus T01-KV-Diagramm-und-Logikminimierung angekoppelt. Übe den kompletten Ablauf: KV-Diagramm → Primimplikanten → PIT → wesentliche PIs → reduzierte Tafel → Minimalpolynom. Die Reduktionsregeln und Petrick müssen sitzen, da bei zyklischen Problemen (wie in Blatt 8) Petrick verlangt wird.]]>topics/t02-primimplikanten-und-ueberdeckungsproblem.htmltopics/T02-Primimplikanten-und-Ueberdeckungsproblem.mdSat, 29 Aug 2026 15:30:20 GMTBit-Counting Trick für Details. In beiden Klausuren ist die Definition der Zehnerkomplement-Darstellung gegeben:mit (Vorzeichen-"Bit") und für .Definition: Ein Zahlensystem ist ein Tripel mit: : Basis des Stellenwertsystems : -elementige Menge von Ziffern (Symbolen) : umkehrbar eindeutige Abbildung Der Wert einer nichtnegativen FestkommazahlistBeispiel (): Dezimal Basis : Wiederholte Division durch , Reste ergeben Ziffern (LSB zuerst) Basis Dezimal: Auswerten der obigen Summenformel Binär Oktal: Jeweils 3 Bits 1 Oktalziffer Binär Hex: Jeweils 4 Bits 1 Hexziffer Eine Festkommazahl hat Vorkommastellen () und Nachkommastellen. Im Folgenden: Basis 2, (keine Nachkommastellen).Das höchstwertigste Bit ist das Vorzeichenbit: : nichtnegative Zahl : negative Zahl (je nach Darstellung unterschiedlich interpretiert) Betrag und Vorzeichen (BV):Einerkomplement (1):Zweierkomplement (2):Für gilt analog:Einerkomplement mit Nachkommastellen:Zweierkomplement mit Nachkommastellen: Bei wird im Einerkomplement die größte darstellbare Zahl subtrahiert; im Zweierkomplement wird mehr subtrahiert als im Einerkomplement, um die Eindeutigkeit der Null zu gewährleisten. Größte Zahl: , kleinste positive: Operationen nicht abgeschlossen: nicht darstellbar Assoziativgesetz gilt nicht (Bereichsüberschreitung) Äquivalent: Für eine -Bit-Zahl (Bits ) gilt:Asymmetrisch: eine negative Zahl mehr als positive.Lemma: Sei eine Festkommazahl, die Festkommazahl, die aus durch Komplementieren aller Bits () hervorgeht. Dann gilt:
Beweisidee (aus Blatt03 Aufgabe 3):Sei . Dann ist , wobei .Mit der geometrischen Summenformel :Daher: . Lemma: (Komplementieren aller Bits liefert direkt das Inverse).Die Addition im Zweierkomplement funktioniert wie gewöhnliche Binäraddition; eventuelle Überträge über das höchste Bit hinaus werden verworfen.Beispiel (4-Bit Zweierkomplement):::Ein Overflow tritt auf, wenn beide Operanden dasselbe Vorzeichen haben, das Ergebnis aber das entgegengesetzte Vorzeichen trägt.
Beispiel (6-Bit, aus Blatt08 Aufgabe 6):: — kein Overflow.: , nicht darstellbar in 6-Bit () — Overflow!: , nicht darstellbar in 6-Bit — Overflow! Dies ist der zentrale Transfer der Klausur. Die Vorlesung lehrt das Zweierkomplement (Basis 2). Die Klausur verlangt das analoge Vorgehen für Basis 10. Analog zum Zweierkomplement im Binärsystem definiert man das Zehnerkomplement im Dezimalsystem:mit (Vorzeichen) und für . : nichtnegative Zahl, Wert : negative Zahl, Wert Asymmetrisch (analog zum Zweierkomplement: ist darstellbar, nicht).Komplementieren einer Ziffer : (analog zu im Binärsystem).Lemma 1 (Neunerkomplement): Das Komplementieren erfolgt analog zum Binärsystem. Im Binärsystem (Basis ) komplementiert man alle Bits mit . Da im Binärsystem und das Vorzeichenbit ist, funktioniert dies auch für das Vorzeichenbit.Im Dezimalsystem (Basis ) ist . Das Komplementieren der Ziffern erfolgt mit (Neunerkomplement). Das Vorzeichenbit wird jedoch wie im Binärsystem invertiert: . Warum nicht ? Würde man das Vorzeichenbit mit komplementieren, erhielte man , was kein gültiges Vorzeichenbit ist. Die Zehnerkomplement-Darstellung verlangt . Daher wird das Vorzeichenbit separat behandelt: (flip ), während die restlichen Ziffern mit komplementiert werden. Zusammenfassung der Komplementierung:Lemma 2 (Zehnerkomplement): wobei aus durch Komplementieren aller Ziffern hervorgeht (Vorzeichenbit: , restliche Ziffern: ).Zu beweisen: Sei und mit und für .Ausmultiplizieren:Mit der Summenformel aus A5a, angewendet als :Zusammenfassen ( hebt sich auf):Erkenne die Definition von :Daher:
Analogie zum Zweierkomplement: Der Beweis ist strukturell identisch mit dem Zweierkomplement-Beweis aus Blatt03 Aufgabe 3. Im Binärsystem gilt (denn ), im Dezimalsystem gilt (denn ). Der Rest des Beweises verläuft analog.
Für ein Zahlensystem mit Basis gilt (aus Blatt04 Aufgabe 3d): Komplementieren einer Ziffer : -Komplement (analog Einerkomplement): -Komplement (analog Zweierkomplement): Beispiel (, 4-stellig mit Vorzeichen):Stelle im Zehnerkomplement dar ():Für : (negativ), und , also . , also . Komplementieren von (positive Zahl, ): Vorzeichenbit invertieren: Restliche Ziffern komplementieren (): Ergebnis: (Neunerkomplement mit invertiertem Vorzeichen) Probe mit Lemma 2: . Um das tatsächliche Inverse () zu erhalten, addiere :Addition im Zehnerkomplement:Als Ziffernaddition: . Der Übertrag () wird verworfen . Analogie zum Binärsystem: Im Zweierkomplement funktioniert die Subtraktion als , wobei durch Komplementieren aller Bits und erhalten wird. Der Übertrag über das höchste Bit hinaus wird verworfen. Genauso funktioniert das Zehnerkomplement: durch Komplementieren der Ziffern und , Übertrag über hinaus verwerfen. A5c (8P) — unabhängig von A5a/A5b. Verlangt das Vervollständigen eines Beweises. Die Operation löscht das niedrigste gesetzte Bit (lowest set bit) von .Beispiel: Das Bit an Position 2 (Wert 4) wurde gelöscht. Wiederholung:Nach 2 Iterationen ist , also hatte ursprünglich 2 gesetzte Bits.
Der Beweis aus der Klausur (sowohl Exam.md als auch probeklausur) hat folgende Struktur:Sei k := 0. So lange die Zahl x nicht 0 ist: x = a_n..a_{n-i+1} 1 0..0 (wo i die Anzahl an 0 nach der 1 ist) ⇐⇒ x - 1 = a_n..a_{n-i+1} 0 1..1 =⇒ x := x & (x - 1) = a_n..a_{n-i+1} 0 0..0 k := k + 1 Jetzt hat x genau eine '1' weniger, während k um genau eins erhöht wird. End der Schleife. Insgesamt ist also k genau die Anzahl von Einsern in x am Anfang. Zu vervollständigen sind die leeren Felder — d.h. man muss die einzelnen Schritte begründen: Darstellung von : Wenn , hat eine niedrigste 1 an Position (mit Nullen danach): Subtraktion von 1: (Borrow propagiert durch die Nullen, dreht die 1 zu 0 und alle Nullen zu Einsen) Bitweises AND: : Die Bits oberhalb von Position bleiben gleich (beide haben dort gleiche Bits), an Position wird , und darunter wird . Ergebnis: Genau das niedrigste gesetzte Bit wurde gelöscht. Alle anderen Bits unverändert. Schleifeninvariante: zählt die Anzahl gelöschter Bits = Anzahl der ursprünglichen Einsen. int popcount(unsigned int x) { int k = 0; while (x != 0) { x = x & (x - 1); // lösche lowest set bit k++; } return k; } Laufzeit: — effizienter als für -Bit-Zahlen mit wenigen Einsen.Der Beweis-Skeleton verwendet in beiden Klausuren (löscht das lowest set bit). Der Einleitungstext erwähnt jedoch unterschiedliche Formeln: Wichtig: Der Beweis-Skeleton in beiden Klausuren verwendet , nicht die im Einleitungstext genannte Formel. bedeutet bitweises Komplement (). Im Zweierkomplement gilt . : löscht das lowest set bit (der Beweis-Skeleton) : isoliert das lowest set bit (WS 2024/25 Einleitung) Diese beiden Operationen sind verschieden, aber verwandt: . In der Klausur: Fülle den Beweis-Skeleton aus, der verwendet. Der Einleitungstext beschreibt möglicherweise den Kontext oder enthält einen Tippfehler. Konzentriere dich auf das, was der Skeleton verlangt. A5a (4P) — Induktionsbeweis der geometrischen Summenformel.
Die Klausur (sowohl Exam als auch probeklausur) gibt vor: Hinweis: Diese Formel ist für Basis 10 mathematisch nicht korrekt (z.B. : ). Die korrekte Formel ist — dies ist die direkte Verallgemeinerung von (Basis 2), denn für und für . Die Klausur formuliert vermutlich oder verwendet die allgemeine geometrische Summenformel . In der Klausur: Beweise die Formel, die tatsächlich gefordert ist. Induktionsanfang ():Induktionsvoraussetzung (IV): Für ein festes gelte:Induktionsbehauptung (IB): Für gilt:Induktionsschritt ():Spezialfälle:Im Zehnerkomplement-Beweis (A5b) benötigt man die Formel in der Form:IA (): IV: IS ():Die Aufgabe besteht aus drei unabhängigen Teilen:A5a (4P) — Induktionsbeweis: Gegeben: Formel (oder korrigierte Version) Gefordert: Vollständige Induktion (IA, IV, IB) Zeitaufwand: ~4 Minuten Häufige Fehler: Falscher Induktionsanfang, fehlende IV, Rechenfehler im IS A5b (4P) — Zehnerkomplement-Beweis: Gegeben: Definition Gefordert: Beweis von (wobei komplementierte Ziffern) Werkzeug: Geometrische Summenformel aus A5a, Definition des Zehnerkomplements
Transfer: Analog zum Zweierkomplement-Beweis aus Blatt03 Aufgabe 3 Zeitaufwand: ~4 Minuten A5c (8P) — Bit-Counting Beweis: Gegeben: Beweis-Skeleton mit Lücken Gefordert: Lücken ausfüllen und begründen Inhalt: löscht das lowest set bit (bzw. Klausurvariante mit ) Hinweis: Probe mit Zeitaufwand: ~7 Minuten Häufige Fehler: Falsche Bit-Darstellung, AND nicht korrekt ausgewertet Die Definition der Zehnerkomplement-Darstellung Die zu beweisenden Formeln Der Beweis-Skeleton für A5c (mit Lücken) Sauberer Induktionsbeweis mit allen Schritten (IA, IV, IS explizit) Algebraische Manipulation der Zehnerkomplement-Definition unter Verwendung der Summenformel Logisches Schlussfolgern beim Bit-Counting-Beweis (Bit-Darstellung, AND-Verhalten) Probe-Rechnung mit dem gegebenen Beispiel
Blatt03 Aufgabe 3 — Der Zweierkomplement-Inversionsbeweis. Dies ist die direkte Vorlage für A5b. Man muss diesen Beweis auf Basis 10 übertragen.
Blatt04 Aufgabe 3 — Entwickelt das Neunerkomplement und Zehnerkomplement von Grund auf. Teil d) verlangt die Verallgemeinerung auf beliebige Basis . CRITICAL — A5 ist eine von 6 Klausuraufgaben (16P von 96P = 17%). Diese Aufgabe ist rein beweisorientiert und erfordert keine Kreativität, sondern Beherrschung von: Vollständiger Induktion (Standardtechnik) Algebraischer Manipulation der Komplement-Definitionen Bit-Operationen und deren Beweis Lernstrategie:
Den Zweierkomplement-Inversionsbeweis (Blatt03 A3) auswendig verstehen
Den Transfer auf Basis 10 üben (Blatt04 A3) Den Bit-Counting-Beweis mit Beispiel durchspieln Induktionsbeweis der geometrischen Summenformel üben (sowohl als auch ) Zeitbudget in der Klausur: ~15 Minuten für A5 (von 90 Minuten gesamt) ]]>topics/t07-kodierung-von-zahlen-und-zehnerkomplement.htmltopics/T07-Kodierung-von-Zahlen-und-Zehnerkomplement.mdSat, 29 Aug 2026 15:29:31 GMTExam-Klausur (WS 2024/25) als auch in der probeklausur (SoSe 2026) ist A1 identisch aufgebaut Punkteverteilung: a) 7P, b) 2P, c) 5P, d) 2P Was verlangt wird: a) KV-Diagramm ausfüllen + Primimplikantenmenge als reduziertes Polynom angeben (7P) b) Gegeben ist ein Primimplikant (--11), die fehlenden zwei Primimplikanten angeben (2P) c) Primimplikantentafel ausfüllen, wesentliche Primimplikanten bestimmen, reduzierte Tafel, minimales Polynom (5P) d) (2P — entfällt oder ist Teil von c) Wichtiger Hinweis aus der Klausur: "Es wird nach einem KV-Diagramm verlangt! Wenn Sie statt dessen Quine-McCluskey verwenden gibt es keine Punkte!" Beide Klausuren sind nahezu identisch — dieses Thema ist STABIL Hinweis aus Blatt 8: Für KV-Diagramme in der Klausur werden 4 Buntstifte benötigt (damit die Blöcke lesbar sind) Definition (Literal): Ein Literal einer Booleschen Funktion ist (positives Literal, auch ) oder (negatives Literal, auch ), wobei eine Eingangsvariable ist.Definition (Monom): Ein Monom ist eine Konjunktion von Literalen, in der kein Literal mehrfach vorkommt und nicht sowohl als auch für dieselbe Variable. Außerdem ist ein Monom. ist ein Monom ist kein Monom (Variable positiv und negativ) ist kein Monom (Literal doppelt) Definition (Minterm): Ein Monom heißt vollständig oder Minterm, wenn jede Variable entweder als positives oder negatives Literal vorkommt. Der zu gehörende Minterm ist:mit und .Definition (Polynom / DNF): Eine Disjunktion von paarweise verschiedenen Monomen heißt Polynom (auch disjunktive Normalform, DNF). Sind alle Monome vollständig, heißt es kanonische DNF (KDNF).Für ist die Erfüllbarkeitsmenge (ON-Menge):Die KDNF ist gegeben durch:Beispiel: mit 3 Variablen.Sei ein Monom. Die Kosten sind die Anzahl der Literale: .Primäre Kosten : Anzahl der verschiedenen Monome (Zeilen im PLA):Sekundäre Kosten : Anzahl der benötigten Transistoren im PLA:Kombiniertes Kostenmaß : gilt genau dann, wenn , oder und Definition (): gilt, wenn . (Wenn an einer Stelle 1 ist, dann auch .)Definition (Implikant): Ein Implikant von ist ein Monom mit .Definition (Primimplikant): Ein Primimplikant von ist ein maximaler Implikant von , d.h. es gibt keinen Implikanten von mit .Veranschaulichung durch Würfel: Ein Implikant ist ein Teilwürfel, der nur markierte Knoten (1er) enthält. Ein Primimplikant ist ein maximaler Teilwürfel mit dieser Eigenschaft — er kann nicht weiter vergrößert werden, ohne einen 0-Knoten einzuschließen. Lemma: Die Monome eines Polynoms von sind alle Implikanten von .Satz (Quine's Primimplikantensatz): Jedes Minimalpolynom von besteht ausschließlich aus Primimplikanten von .Ein Monom der Länge (mit Literalen) in Variablen entspricht einem -dimensionalen Teilwürfel:Größerer Block weniger Literale günstiger.Das KV-Diagramm für Variablen ist eine -Tabelle. Für : -Tabelle. Zeilen und Spalten sind in Gray-Code beschriftet: Gray-Code: benachbarte Zellen unterscheiden sich in genau einem Bit Der Rand wickelt sich (Torus-Topologie): die erste und letzte Zeile/Spalte sind ebenfalls benachbart Standardlayout für 4 Variablen ( Zeilen, Spalten): ON-Menge in Minterme übersetzen: Jede Belegung ist ein Minterm wobei der Dezimalwert von ist. Minterme in das Diagramm eintragen: Trage an der entsprechenden Position eine ein, überall sonst (oder leer). Maximale Blöcke finden: Suche nach rechteckigen Blöcken aus 1en der Größe (mit ), die so groß wie möglich sind. Primimplikanten ablesen: Jeder maximale Block ist ein Primimplikant. Die Variablen, die im Block konstant sind, bestimmen das Monom. Für einen Block der Größe : Betrachte alle Variablen, die für den gesamten Block denselben Wert haben Variable ist → positives Literal Variable ist → negatives Literal Variable wechselt im Block → taucht nicht im Monom auf Beispiel: Ein -Block über den Zellen (Zeilen 00 und 10, Spalten 00 und 10): wechselt (0 und 1) → fällt weg (konstant) → wechselt (0 und 1) → fällt weg (konstant) → Monom: (Kurzform: -0-0) Ein Block ist nicht prim, wenn er in einen größeren Block eingebettet werden kann. Man muss immer prüfen, ob der Block noch vergrößert werden kann (durch Hinzufügen benachbarter Zeilen/Spalten), ohne eine 0 einzuschließen.
Gegeben (aus Exam und probeklausur):In Binär (): .Schritt 1: KV-Diagramm ausfüllenSchritt 2: Maximale Blöcke findenBlock 1 — Spalte 11 (alle 4 Zeilen): konstant; wechseln Monom: (Kurzform: --11) Maximal? Spalte 10 hat → nicht erweiterbar ✓ Block 2 — Zeilen 00 und 10, Spalten 10 und 11: Zeilen 00 und 10 sind benachbart (Torus: für beide) konstant; wechseln Monom: (Kurzform: -01-) Maximal? Erweiterung auf 4×2 würde Spalte 10 vollständig benötigen → ✓ Block 3 — Zeilen 00 und 10, Spalten 00 und 10: konstant; wechseln Monom: (Kurzform: -0-0) Maximal? Erweiterung auf 2×4 würde Spalte 01 benötigen → ✓ Schritt 3: Prüfen, ob alle 1en überdeckt sindAlle 1en sind überdeckt. Es gibt genau 3 Primimplikanten.Anteil a): Reduziertes Polynom aller Primimplikanten:Anteil b): Gegeben ist --11 (). Die zwei fehlenden Primimplikanten sind: -01- () -0-0 ()
Anteil c): Primimplikantentafel — siehe T02-Primimplikanten-und-Ueberdeckungsproblem.Gegeben:KV-Diagramm:Primimplikanten (6 Stück — Hinweis: "mehr als 5"): Nicht-maximale Blöcke: Ein Block, der vergrößert werden könnte, ist kein Primimplikant. Immer prüfen, ob der Block noch wachsen kann. Gray-Code vergessen: Benachbarte Zellen unterscheiden sich in genau einem Bit. Zeile 00 und 10 sind benachbart (Torus!), ebenso Spalte 00 und 10. Torus-Topologie übersehen: Ränder wickeln sich. Ein Block kann über den Rand hinausgehen. Zu viele Primimplikanten angegeben: Jeder Block, der in einem größeren enthalten ist, ist kein Primimplikant. Kurzform-Notation: Position 1 = , Position 2 = , Position 3 = , Position 4 = . - bedeutet "don't care". Blockgröße → Literale: Monom mit Literalen -dimensionaler TeilwürfelDie Klausuraufgabe A1 hat folgenden Aufbau: ON-Menge gegeben als Menge von Mintermen (z.B. ) Leeres KV-Diagramm muss ausgefüllt werden (-Tabelle) Primimplikantenmenge als Polynom angeben Teil b): Ein Primimplikant ist gegeben, die fehlenden müssen ergänzt werden Teil c): Primimplikantentafel ausfüllen → wesentliche Primimplikanten → reduzierte Tafel → minimales Polynom Vorgehen in der Klausur: Minterme in Dezimalzahlen umrechnen (falls als Binär gegeben) KV-Diagramm mit 1en füllen (Kurzform: an Position ) Mit Buntstiften maximale Blöcke einzeichnen (jede Farbe = ein Primimplikant) Für jeden Block das Monom ablesen (konstante Variablen → Literale) Polynom aufschreiben
Primimplikantentafel aufstellen (siehe T02-Primimplikanten-und-Ueberdeckungsproblem) Wesentliche Primimplikanten finden (Spalte mit nur einem ✓) Reduzierte Tafel aufstellen, ggf. "Leer" schreiben Minimales Polynom = wesentliche Primimplikanten + ggf. weitere aus reduzierter Tafel Häufige Fallstricke: Quine-McCluskey verwenden → 0 Punkte! Blöcke nicht maximal → falsche Primimplikanten Torus-Adjazenz übersehen → Blöcke zu klein Kurzform-Notation falsch (Position 1 = , nicht )
k331-BA_Normalformen_zweistufige_Synthese_DNF — DNF, Monome, Polynome, Kostenmaße, PLA
k332-BA_Normalformen_zweistufige_Synthese_Logikminimierung — KV-Diagramm, Implikanten, Primimplikanten, Teilwürfel
k341-Berechnung_eines_Minimalpolynoms_Quine_McCluskey — KV vs. QM, Bedeckungsgrößen (zum Vergleich)
Blatt06 — KV-Diagramm, Primimplikanten, Kosten
Blatt07 — PLA, Hypercube, KV-Diagramm, QM-Schritt
Blatt09 — KV mit OFF-Menge, quienny
Blatt10 — QM + KV Vergleich, Kosten
Exam — Klausur A1 (WS 2024/25)
probeklausur — Probeklausur A1 (SoSe 2026) Höchste Priorität — A1 ist stabil, 16P, und rein methodisch lösbar. KV-Diagramm muss sitzen wie Multiplizieren. Übe mindestens 3 verschiedene Funktionen komplett durch (KV → Primimplikanten → PIT → Minimalpolynom).]]>topics/t01-kv-diagramm-und-logikminimierung.htmltopics/T01-KV-Diagramm-und-Logikminimierung.mdSat, 29 Aug 2026 15:27:26 GMTExam A3a/A5a, probeklausur A3a/A5a
k110-Mathematische_Grundlagen — Beweistechniken: direkter Beweis, Widerspruch, Induktion (Folien 29–37)
Blatt-00d — A4: Induktion (minimales Element)
Blatt02 — A2: Induktion (Fibonacci)
Blatt03 — A3: Summenformel, A4b: Induktion (ggt)
Exam — A3a: Widerspruchsbeweis (7P), A5a: Induktionsbeweis (4P)
probeklausur — A3a: Widerspruchsbeweis (7P), A5a: Induktionsbeweis (4P) CRITICAL — Beweistechniken werden in zwei separaten Klausuraufgaben (A3a und A5a) mit zusammen 11 Punkten direkt geprüft. Zudem sind sie eine Grundfähigkeit, die in vielen Übungsblättern benötigt wird.Wichtig: A3a kombiniert Induktion und Widerspruch in einer Aufgabe — beide Techniken müssen beherrscht werden. A5a erfordert einen sauberen, detaillierten Induktionsbeweis mit expliziter Angabe von IA, IV und IS. Die geometrische Summenformel (insbesondere für ) ist zentral für das Zweierkomplement. ]]>topics/t09-beweistechniken-induktion-und-widerspruch.htmltopics/T09-Beweistechniken-Induktion-und-Widerspruch.mdSat, 29 Aug 2026 15:25:13 GMTk440-SRAM_Treiber — SRAM-Struktur, Tristate-Treiber, Busse
k450-Anwendung_Datenpfade_von_ReTI — ReTI Datenpfade, Fetch/Execute, Befehlstypen
k460-Kontrolllogik_von_ReTI — Phasensignale, Kontrollsignale, Timing
Blatt11 — Treiber-Zuordnung, Tristate-Implementierung, ReTI-Programmierung MEDIUM. Unterstützt A2 (ReTI Maschinencode). Beherrsche: SRAM-Struktur und Adressierung Tristate-Treiber: high-Z, Bus Contention, active-low OE ReTI-Datenpfade für alle Befehlstypen (Fetch, Compute, Load, Store, Jump) Phasensignale : 4 Takte Fetch + 4 Takte Execute Befehlsdekodierung: Opcode-Bits , S/D-Kodierung Kontrollsignal-Berechnung (z.B. Ickenpre = E' \cdot s_1' \cdot s_0) ]]>topics/t13-reti-datenpfade-und-kontrolllogik.htmltopics/T13-ReTI-Datenpfade-und-Kontrolllogik.mdSat, 29 Aug 2026 15:23:00 GMTk623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung, Blatt11 Basis-Gatter definieren: NOT, AND, OR als Fredkin-Ausdrücke (siehe oben). Einfache Funktionen first: 6 der 16 Funktionen sind mit einem einzigen Fredkin-Gatter + Konstanten realisierbar. Geschachtelte Funktionen: XOR, XNOR, NAND, NOR benötigen 2–3 Fredkin-Gatter (über NOT/AND/OR zusammengesetzt). Konstanten: 0 und 1 direkt als Konstante eintragen. Identitäten (, ): Fredkin mit oder leitet durch. Wiederverwendung: Funktionen dürfen auf zuvor definierte Funktionen zurückgreifen (keine zyklischen Definitionen!). Schauen Sie zuerst was passiert wenn Sie auf '0' oder '1' setzen. Mit erhält man AND-artige Funktionen, mit erhält man OR-artige Funktionen.Definitionen (Abkürzungen für geschachtelte Ausdrücke): — Nr. 2 () ✓ — Nr. 4 () ✓ — Nr. 3 (proj ) ✓ — Nr. 5 (proj ) ✓ — Nr. 11 () ✓ — Nr. 13 () ✓XOR (Nr. 6): ✓NOR (Nr. 8): ✓XNOR (Nr. 9): ✓NAND (Nr. 14): ✓Die Klausur gibt folgende 10 Zeilen vor (die restlichen 6 — 0, 1, AND, , , , — fehlen):A4 (Exam und Probeklausur identisch):Das Fredkin-Gatter wird definiert mit Kontrollsignal und zwei Daten-Inputs . Die drei Ausgänge sind . A4a (2P): Geben Sie eine Beispielfunktion als PLA und eine Eingabe an, bei der Information gelöscht wird (Landauer-Prinzip). Beispiel: AND-Gatter, Input (1,0) → Output 0; aus 0 lässt sich nicht rekonstruieren, ob Input (0,0), (0,1) oder (1,0) war. A4b (2P): Geben Sie ein nicht-reversibles Gatter mit gleichvielen Ein- und Ausgängen an, bei dem sich die Anzahl Einsen ändert. Beispiel: AND mit 2 Eingängen und 2 Ausgängen (zweite Ausgabe = 0): Input (1,1) → (1,0), Anzahl Einsen geht von 2 auf 1. Die Energie in herkömmlichen Gates stammt aus der Stromversorgung (VDD). A4c (12P): Vervollständigen Sie die Tabelle mit 10 vorgegebenen Booleschen Funktionen. Geschachtelte Fredkin-Ausdrücke sind erlaubt. Sie dürfen zuvor definierte Funktionen wiederverwenden.
Siehe: Exam A4, probeklausur A4Die ITE-Übung (Blatt 11 A5) ist die direkte Vorbereitung für A4c. Da , übertragen sich alle ITE-Lösungen direkt auf Fredkin.
k311-Kombinatorische_Schaltkreise_Gatter_Transistoren — Gatter, CMOS, Wahrheitstabellen
k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung — ITE-Operator, BDDs
Blatt11 — ITE-Operator Übung (A5)
Exam — A4: Fredkin-Gatter (16P)
probeklausur — A4: Fredkin-Gatter (16P, identisch) CRITICAL — A4c ist mit 12 Punkten die schwerste Einzelaufgabe der Klausur. Sie erfordert: Verständnis des Fredkin-Gatters (Swap-Mechanismus mit Kontrollsignal). Erkennen, dass konstante Inputs das Gatter zu AND/OR/NOT reduzieren. Systematisches Durchgehen aller 16 Funktionen. Geschachtelte Ausdrücke für XOR, XNOR, NAND, NOR. Empfohlene Vorbereitung: Zuerst Blatt 11 A5 (ITE) lösen, dann die Lösungen auf Fredkin übertragen.]]>topics/t06-reversible-logik-und-fredkin.htmltopics/T06-Reversible-Logik-und-Fredkin.mdSat, 29 Aug 2026 15:22:19 GMTk411-Speichernde_Elemente_Schaltplaene_RS-FF — Schaltpläne mit Zyklen, RS-FF, stabile Belegungen, Metastabilität
k412-Speichernde_Elemente_D-FF_weitere_Bausteine — D-Latch, D-FF, Setup/Hold, Register, Schieberegister, Zähler
k420-Sequentielle_Schaltkreise — Schaltwerk = Register + kombinatorischer Kern
k430-Entwurf_sequentieller_Schaltkreise — Synthese (Register aus D-FFs im resultierenden Schaltkreis)
Blatt10 — Übungen zu Mealy-Automaten (Anwendung von D-FFs im Schaltwerk) MEDIUM — Nicht direkt klausurrelevant, aber foundational für das Verständnis von A6 (Mealy-Automat). Das Schaltwerk in A6d besteht aus D-Flipflops (Register) und kombinatorischer Logik. Wer D-FFs, Setup-/Hold-Zeiten und das Taktprinzip nicht versteht, kann den Schaltkreis nicht korrekt zeichnen oder verstehen.Empfehlung: RS-FF als einfachstes speicherndes Element verstehen (zwei stabile Zustände, active low, Metastabilität) D-FF als taktflankengesteuertes Standard-Element für Register verstehen Den Zusammenhang: Schaltwerk = D-FFs (Register) + kombinatorischer Kern (δ, λ) Setup-/Hold-Zeit als Timing-Constraint kennen ]]>topics/t11-flipflops-und-speichernde-elemente.htmltopics/T11-FlipFlops-und-Speichernde-Elemente.mdSat, 29 Aug 2026 15:21:45 GMTk351-Arithmetische_Schaltungen_Carry_Ripple — HA, FA, CR_n, Kosten/Tiefe, Zweierkomplement
k352-Arithmetische_Schaltungen_CSA_etc — INC, MUX, CSA, untere Schranken, Subtrahierer
k360-Anwendung_ALU_von_ReTI — ReTI ALU, Select-Tabelle, Sign Extension
Blatt08 — XOR, Zweierkomplement-Addition
Blatt09 — Addierer/Subtrahierer, CSA-Inkrementer MEDIUM. Unterstützt A2 (ReTI Maschinencode). Beherrsche: HA und FA: Wahrheitstabelle, Formeln, Kosten, Tiefe , Subtraktion via XOR + carry-in = 1 Überlauferkennung: CSA: , rekursiver Aufbau mit MUX ALU-Select-Tabelle und Compute-Befehle ]]>topics/t12-arithmetische-schaltungen-und-alu.htmltopics/T12-Arithmetische-Schaltungen-und-ALU.mdSat, 29 Aug 2026 15:20:37 GMTk510-Physikalische_EigenschaftenDie Verzögerungszeit wird bezüglich einer Referenzspannung () definiert:Z separate Werte je Übergangsrichtung: : Verzögerung bei am Ausgang : Verzögerung bei am Ausgang Rise/Fall Time : Wenn am Eingang die rise/fall time ist, dann auch am Ausgang (NanGate: ). Für eine Kette von Gattern ist spätestens nach logisch 1.Verzögerungszeiten hängen ab von: Betriebstemperatur, Fertigungsprozess, kapazitiver Last (Fanout).Statt mit festen Werten zu rechnen, wird mit Intervallen gerechnet (Worst-Case-Analyse):Vereinigung (für Gatter mit mehreren Eingängen, die zu unterschiedlichen Zeiten schalten):Pessimistische Schätzung für ein Gatter mit Verzögerung :Beispiel (AND-Gatter, Fall 2): Eingänge ändern sich bei . Dann schaltet in , in (Vereinigung + Gatterverzögerung).
Siehe: k510-Physikalische_EigenschaftenEin Spike (Glitch) entsteht, wenn sich Eingänge eines Gatters zu leicht unterschiedlichen Zeiten ändern und ein kurzer unerwünschter Pegelwechsel am Ausgang auftritt.Beispiel: AND-Gatter mit . Wenn zuerst fällt und erst später steigt, kann kurz auf 0 fallen und wieder steigen — ein Spike.Spikefreies Umschalten: Sicherer Abstand zwischen Senken und Anheben der Eingänge. Für AND:Für NAND: .Spikes sind gefährlich für Flip-Flops (unerwünschtes Speichern).Clock-Period-Constraint (allgemein):Genauer: Daten müssen vor der steigenden Flanke für stabil sein und nach der Flanke für gehalten werden. Die kombinatorische Logik zwischen zwei FFs bestimmt .Setup-Zeit erhöht sich: . Hold-Zeit verringert sich: .Active-high Signale (ck-getaktet): . Active-low (ck-getaktet): (zusätzlicher Inverter). /ck-getaktete Signale addieren .
Siehe: k520-Timing_wichtiger_KomponentenDie exakte Timing-Analyse des ReTI folgt dem kritischen Pfad für Compute memory ():Bei 8 Takten pro Befehl: 18.5 MIPS. Kontrolllogik Setup (/ck): Kontrolllogik Setup (ck): SRAM-Treiber-Enable: rcken Setup: /PCload Setup:
Siehe: k530-Exaktes_Timing_von_ReTI, Datenblatt_Timing
k510-Physikalische_Eigenschaften
k520-Timing_wichtiger_Komponenten
k530-Exaktes_Timing_von_ReTI
Datenblatt_Timing LOW — 0 Punkte in beiden Klausuren. Überspringen, es sei denn, alle anderen Topics sind verstanden. Die Intervallarithmetik und das Konzept von Setup-/Hold-Zeiten sind konzeptionell nützlich, werden aber nicht direkt abgefragt.]]>topics/t15-timing-und-physikalische-eigenschaften.htmltopics/T15-Timing-und-Physikalische-Eigenschaften.mdSat, 29 Aug 2026 15:20:16 GMTk420-Sequentielle_Schaltkreise — FSM-Definition, Mealy/Moore, Zustandstafel/-diagramm
k430-Entwurf_sequentieller_Schaltkreise — Syntheseweg, Zustandsminimierung, Zustandskodierung, Modulo-4-Zähler-Beispiel
Blatt10 — Mealy-Automat Übungen (Aufgaben 2, 3)
Exam — A6: Mealy-Automat, 16P
probeklausur — A6: identische Aufgabe CRITICAL — 16 Punkte in der Klausur, identisch in Klausur und Probeklausur.Risiko: Nur 1 Übungsblatt (Blatt10) als Vorbereitung. Das Thema ist komplex (mehrere Teilschritte: Diagramm → Äquivalenz → Minimierung → Kodierung → Tafel). Bei unzureichender Übung droht der Verlust von 16 Punkten = der Gesamtpunktzahl.Empfehlung: Blatt10 Aufgabe 2 mehrfach lösen (mit verschiedenen Automaten) Den worked example oben vollständig nachvollziehen Den Syntheseweg aus k430 (Modulo-4-Zähler) durchrechnen Zustandsminimierung mit der zirkulären Äquivalenzmethode üben ]]>topics/t08-sequentielle-schaltkreise-und-mealy-automat.htmltopics/T08-Sequentielle-Schaltkreise-und-Mealy-Automat.mdSat, 29 Aug 2026 15:19:20 GMTk623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung ist strukturell identisch mit dem Fredkin-Gate aus Klausuraufgabe A4c (12 Punkte). Das Fredkin-Gate ist ein controlled swap: wenn das Kontrollbit , werden die beiden Datenleitungen vertauscht — genau . Wer die ITE-Rekursion und die Shannon-Zerlegung verstanden hat, kann Fredkin ohne weitere Vorbereitung lösen.
Lese-Tipp: Mindestens k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung durchlesen, besonders die Definition und die Terminalfälle. Boolesche Ausdrücke sind induktiv definiert über Syntax (Konstanten , Variablen , Operationen ) und Semantik (Interpretationsfunktion ). Die Darstellung einer Booleschen Funktion als Ausdruck oder Schaltkreis ist nicht eindeutig — z. B. und sind äquivalent aber verschieden.Eindeutige Darstellungen existieren (Funktionstabelle, KDNF), sind aber sperrig: Einträge für Variablen. Ziel: eindeutige und kompakte Darstellung → BDDs.
Siehe: k610-Boolesche_Ausdruecke_WiederholungEin Binary Decision Diagram ist ein azyklischer gerichteter Graph mit: genau einer Wurzel, für alle inneren Knoten, Markierung: für innere Knoten, für Blätter, zwei Nachfolger pro innerem Knoten: und . Kompositionsregel (Semantik):Ein BDD enthält dieselbe Information wie eine Funktionstabelle, aber kompakter.
Siehe: k621-Binaere_Entscheidungsdiagramme_BDDs_ROBDDs_kanonische_DarstellungEin Reduced Ordered BDD (ROBDD) ist ein BDD mit zwei zusätzlichen Eigenschaften: Geordnet: Auf jedem Pfad von Wurzel zu Blatt erscheint jede Variable höchstens einmal, und die Variablen stehen in derselben Reihenfolge (Variablenordnung). Reduziert: Kein Knoten mit (keine redundanten Knoten). Keine zwei verschiedenen Knoten mit gleichem Label und identischen Kindern (keine isomorphen Teil-BDDs). Ab der Vorlesung wird "BDD" synonym für "ROBDD" verwendet. Satz: ROBDDs sind kanonische Darstellungen Boolescher Funktionen. Für eine fixe Variablenordnung ist das ROBDD einer Funktion eindeutig. Bedeutung: Zwei Funktionen und sind genau dann äquivalent, wenn ihre ROBDDs (bei gleicher Variablenordnung) identisch sind. Dies ermöglicht Äquivalenz-Checking in polynomieller Zeit (bezüglich BDD-Größe).Für eine Boolesche Funktion und Variable :Dabei sind und die Kofaktoren von nach :Die Shannon-Zerlegung ist die Grundlage der BDD-Konstruktion: jeder innere Knoten berechnet die Zerlegung nach seiner Variablen, die Kinder sind die Kofaktor-BDDs.Top-Down-Konstruktion: Zerlege rekursiv nach der Variablenordnung, bis nur noch Konstanten übrig bleiben.
Siehe: k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDsBedeutung: If then else — der universelle Boolesche Operator.Alle binären Operationen sind auf ITE zurückführbar:Sei die oberste Variable in , , :Terminalfälle:Effizienz: Mit Computed Table (CT) für bereits berechnete ITE-Aufrufe und Unique Table (UT) für bereits existierende Knoten wird die Komplexität zu . Die UT garantiert, dass Ergebnisse bereits reduziert sind. Das Fredkin-Gate ist ein physikalisches ITE. Das Fredkin-Gate mit Kontrollbit und Datenleitungen vertauscht und genau dann, wenn :Wer die ITE-Definition und die Rekursionsstruktur verstanden hat, kann das Fredkin-Gate und seine Wahrheitstabelle direkt herleiten. Dies ist der Hauptgrund, k623 zu lesen.
Siehe: k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_VariablenordnungDie Größe eines BDDs hängt stark von der Variablenordnung ab.Beispiel: Finden der optimalen Variablenordnung ist NP-hart. Für einige Funktionen (z. B. Multiplizierer) ist die BDD-Größe für jede Variablenordnung exponentiell. Praxis: heuristische und exakte Reordering-Verfahren. Vergleich von Spezifikation und Implementierung: Erstelle ROBDD für die Spezifikation (z. B. aus Funktionstabelle). Erstelle ROBDD für die Implementierung (z. B. aus Schaltkreis via symbolischer Simulation). Vergleiche: sind die ROBDDs identisch? → korrekt oder nicht. Fehlerdiagnose: Falls nicht äquivalent, berechne BDD für . Ein Pfad zum 1-Terminal liefert eine Belegung, bei der Implementierung und Spezifikation abweichen — dies lokalisiert den Entwurfsfehler.Nachweis, dass eine Eigenschaft immer gilt. Beispiel aus der Vorlesung: Bus Contention auf ReTI-Bus — zeige, dass und nie gleichzeitig aktiv sind.Vorgehen: BDD für die OR-Verknüpfung beider Signale berechnen; muss aus einem einzigen 1-Terminal bestehen.Schaltkreis wird Gatter für Gatter durch BDD-Operationen (AND, OR, XOR, NOT → alle via ITE) simuliert. Die BDDs repräsentieren alle möglichen Eingangsbelegungen gleichzeitig.
Siehe: k630-Anwendung_Formale_Verifikation
k610-Boolesche_Ausdruecke_Wiederholung
k621-Binaere_Entscheidungsdiagramme_BDDs_ROBDDs_kanonische_Darstellung
k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs
k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung
k630-Anwendung_Formale_Verifikation LOW für direkte Klausurrelevanz — 0 Punkte in beiden Klausuren.
ABER: k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung lesen für ITE → Fredkin (A4c, 12P). Die Definition und die Erkenntnis, dass Fredkin = physikalisches ITE, reicht. Rest nur bei Zeitüberschuss.]]>topics/t14-bdds-und-formale-verifikation.htmltopics/T14-BDDs-und-Formale-Verifikation.mdSat, 29 Aug 2026 15:18:26 GMTk311-Kombinatorische_Schaltkreise_Gatter_Transistoren — Gatter, Wahrheitstabellen, CMOS, Transistoren
k312-Kombinatorische_Schaltkreise_Definition — Schaltkreis-Definition, Semantik, Kosten, Tiefe
Exam — Aufgabe 3b/c/d: PLA, Pentium-Bug, PLA-Größe
probeklausur — Aufgabe 3b/c/d: identische Aufgaben
Blatt05 — Schaltkreis, CMOS-Realisierung
Blatt06 — NAND-Realisierung aller Gatter
Blatt07 — PLA-Übung, Kostenberechnung CRITICAL. A3b–d liefern 9 der 16 Punkte von Aufgabe 3 und sind konzeptionell (kein langes Rechnen). Beherrsche: PLA-Struktur (AND-Plane → OR-Plane) und DNF-Zusammenhang. CMOS-Grundlagen: p-Kanal leitet bei 0, n-Kanal bei 1; NAND = n seriell / p parallel. Pentium-Bug: vergessene PLA-Einträge, Neu-Minimierung kleinerer PLA. Kosten: = Verbindungen, = Produktterme. Tiefe = längster Pfad. Kleinerer PLA = schneller (weniger Kapazität, kürzere Wege). ]]>topics/t05-pla-und-gatter.htmltopics/T05-PLA-und-Gatter.mdSat, 29 Aug 2026 15:17:17 GMTk331-BA_Normalformen_zweistufige_Synthese_DNF — DNF, Minterme, ON/OFF-Menge, PLA-Kosten
k312-Kombinatorische_Schaltkreise_Definition — Schaltkreis-Definition (DAG, Gatter, Semantik, Kosten)
Blatt05 — Schaltkreis zeichnen, symbolische Simulation, Eindeutigkeitsbeweis
Blatt06 — NAND-Realisierung, KV-Diagramm, PLA-Kosten HIGH. Grundlage für A1 (KV-Diagramm erfordert DNF/ON-set-Wissen) und A3 (Schaltkreiskosten/-tiefe). Beherrsche: KDNF aus Wahrheitstabelle aufstellen ON-Menge / OFF-Menge und deren Beziehung Schaltkreis als 5-Tupel, Kosten , Tiefe PLA-Kostenmaße , Symbolische Simulation ]]>topics/t10-normalformen-dnf-und-schaltkreis-definition.htmltopics/T10-Normalformen-DNF-und-Schaltkreis-Definition.mdSat, 29 Aug 2026 15:17:17 GMTExam-Klausur (WS 2024/25) als auch in der probeklausur (SoSe 2026) ist A2 identisch aufgebaut Gegeben: Ein ReTI-Programm mit 16 Instruktionen, bei denen jeweils ein Hex-Ziffer fehlt (_), sowie die Befehlstabelle auf der nächsten Seite Gefragt: Vervollständigung des Maschinencodes — eine Hex-Ziffer pro _ Die Befehlstabelle wird in der Klausur mitgegeben — man muss also nicht auswendig wissen, welche Bits welchen Befehl kodieren, aber man muss schnell und korrekt encode/decode können Zeitbudget: ~15 Minuten für 16 Fragen (90 min / 6 Aufgaben)
Tool zum Üben: retiquiz <matrikelnummer> aus dem reticode Repository Ein gemeinsamer Speicher der Größe für Daten und Befehle — jedes Element ist ein Wort (32-Bit-Bitvektor) Register PC, ACC, IN1, IN2 nehmen jeweils auf Ein Wort kann interpretiert werden als: Binärzahl (z. B. Adresse in ) — Notation Zweierkomplementzahl — Notation Bitstring (für Bitoperationen) wobei als Zweierkomplementzahl interpretiert wird. Beim Start: Programm in , Daten in , Inhalt von wird nicht geändert In jedem Schritt : wird als Befehl interpretiert und ausgeführt PC erhält neuen Wert (abhängig vom Befehl — meist ) Der Befehlssatz umfasst vier Gruppen: Load, Store, Compute und Jump. Alle Befehle werden als 32-Bit-Wörter kodiert.Für alle Load-Befehle: , falls .Für alle Store-Befehle: , falls .Für alle Compute-Befehle: , falls .Bedingte Sprungbefehle:Unbedingter Sprung (JUMP i, ): NOP (): — keine andere Wirkung.Die 3-Bit-Bedingung kodiert Vergleiche von mit :Kombinationen: → ( oder ), → ( oder ), etc.Sei . Die Notation für . M — Modus: 00=LOAD, 01=LOADIN1, 10=LOADIN2, 11=LOADI ** — irrelevant (kein Source-Register bei Load) D — Destination Register i — 24-Bit-Immediate (Adresse, Offset oder Konstante) M — Modus: 00=STORE, 01=STOREIN1, 10=STOREIN2, 11=MOVE S — Source Register (nur bei MOVE relevant) D — Destination Register (nur bei MOVE relevant) i — absolute Adresse oder Indexregister-Offset MI — Memory/Immediate: 0=Immediate, 1=Memory F — Funktion (3 Bits): 010=SUB, 011=ADD, 100=OPLUS, 101=OR, 110=AND D — Destination Register (Source implizit ) i — Immediate-Konstante oder Speicheradresse C — Condition (3 Bits, siehe Jump-Tabelle oben) *** — irrelevant i — 24-Bit-Sprungweite als Zweierkomplementzahl LOADI: — die oberen 8 Bits werden mit 0 gefüllt (Zero-Extension) OPLUSI, ORI, ANDI: — ebenfalls Zero-Extension auf 32 Bit ADDI, SUBI: — wird als Zweierkomplement interpretiert (Sign-Extension) JUMP: — als Zweierkomplement (kann negativ sein für Rückwärts-Sprünge) Vorgehen: Befehlstyp bestimmen → Bits 31–30 Modus/Funktion/Condition bestimmen → Bits 29–26 (je nach Typ) Source/Destination-Register kodieren → Bits 27–24 Immediate als 24-Bit-Zweierkomplement → Bits 23–0 Alle Bits zusammenfassen → 32-Bit-Wort → als Hex darstellen Beispiel 1: LOADI IN2 42 Typ: Load → 01 Modus: LOADI → 11 Irrelevant: 00 (wird 0) D = IN2 → 10 → 0000000000000000000000101010 (24 Bit) Hex: 0111 0010 0000 0000 0000 0000 0010 1010 = 7200002ABeispiel 2: MOVE IN2 ACC Typ: Store → 10 Modus: MOVE → 11 S = IN2 → 10 D = ACC → 11 (irrelevant) Hex: 1011 1011 0000 0000 0000 0000 0000 0000 = BB000000Beispiel 3: JUMP 0 (unbedingt) Typ: Jump → 11 C = immer → 111 Irrelevant: 000 Hex: 1111 1000 0000 0000 0000 0000 0000 0000 = F8000000Beispiel 4: ADD ACC -9 Typ: Compute → 00 MI = Memory → 1 F = ADD → 011 D = ACC → 11 als 24-Bit-Zweierkomplement: FFFFFF7 Hex: 0011 1011 1111 1111 1111 1111 1111 0111 = 3BFFFFFF7 Achtung: Das obige Beispiel zeigt die Struktur. Tatsächlich ergibt 00 1 011 11 + 24-Bit--9 = 0011 1011 1111 1111 1111 1111 1111 0111 = 3BFFFFFF7. In der Klausur (A2) steht ADD ACC -9 mit Code _ffffff7 — die fehlende Ziffer ist 3 (Bits 31–28 = 0011). Vorgehen: Bits 31–30 lesen → Typ bestimmen Je nach Typ weitere Bits lesen: Load (01): Bits 29–28 = M, Bits 25–24 = D Store (10): Bits 29–28 = M, Bits 27–26 = S, Bits 25–24 = D Compute (00): Bit 29 = MI, Bits 28–26 = F, Bits 25–24 = D Jump (11): Bits 29–27 = C Bits 23–0 = Immediate Register und Befehlsname aus Tabellen ablesen Beispiel: 9100000A dekodieren Binär: 1001 0001 0000 0000 0000 0000 0000 1010 Bits 31–30 = 10 → Store Bits 29–28 = 01 → Modus = STOREIN1 Bits 27–26 = 00 → S = PC (irrelevant bei STOREIN1) Bits 25–24 = 01 → D = IN1 (irrelevant bei STOREIN1) Bits 23–0 = 000000000000000000001010 = 10 → STOREIN1 10Bei der Klausuraufgabe fehlt jeweils eine Hex-Ziffer (4 Bits) im Maschinencode. Vorgehen: Instruktion und ggf. Register und Immediate aus der linken Spalte ablesen Bestimmen, welche 4 Bits fehlen (welche Nibble-Position im 32-Bit-Wort) Diese Bits aus Befehlstabelle + Register-Kodierung + Immediate ableiten Als Hex-Ziffer eintragen Wichtig: Für irrelevante Bits (* in der Befehlstabelle) wird 0 eingetragen!Die Kontrolllogik von ReTI wird als endlicher Automat realisiert. Die Befehlsabarbeitung ist in Fetch-Phase und Execute-Phase unterteilt, jede Phase besteht aus 4 Takten. Steigende Flanken (Taktbeginn): Fallende Flanken (Taktmitte): ck, werden Phasensignale genannt : PC-Adresse auf Adressbus legen (PCAd enabled) : Befehl aus Speicher lesen (/SMDdoe aktiv), in Instruktionsregister laden (Icken) –: Befehl dekodieren, Vorbereitung der Execute-Phase : PC auf Bus legen für eventuelle PC-Modifikation (PCLdoe) –: Operanden laden, ALU-Operation ausführen –: Ergebnis in Zielregister schreiben (rcken aktiv) –: Bei Store-Befehlen: Speicher schreiben (SMw aktiv) Aktiv im Takt der Fetch-Phase ().Aktiv im Takt der Execute-Phase, aber nur bei Befehlen, die ACC als Ziel haben. /SMDdoe (Lesen): aktiviert von bis (nächster Takt) bei Fetch, Compute-Memory, LOAD, LOADINj SMw (Schreiben): aktiviert von bis der Execute-Phase bei STORE, STOREINj
Siehe k460-Kontrolllogik_von_ReTI für Details.
Format (identisch in Exam und probeklausur):$ ./retiquiz 202502260900 ReTI Machine Code Quiz Version 0.0.3-rc.3 retiquiz 202502260900 16 ... INSTRUCTION ; PC CODE STOREIN1 10 ; 00000000 900000_a JUMP>= 1 ; 00000001 _8000001 JUMP 0 ; 00000002 f_000000 ... 16 Instruktionen, jeweils eine fehlende Hex-Ziffer (_) Gegeben: Instruktion (Assembler-Mnemonic + Operanden), PC, unvollständiger Maschinencode Befehlstabelle wird mitgeliefert (siehe oben) Für irrelevante Bits (*): 0 eintragen STOREIN1 10 ; 900000_a — fehlt das letzte Nibble (Bits 3–0): STOREIN1: Typ=10, Modus=01 → Bits 31–28 = 1001 = 9 ✓ → Bits 23–0 = 00000A Letztes Nibble = A → Lösung: 9000000A JUMP>= 1 ; _8000001 — fehlt Bit 31–28 (erstes Nibble): JUMP>=: Typ=11, C=011 → Bits 31–27 = 11011 Bits 31–28 = 1101 = D... aber Wait: Bits 31–30 = 11, Bits 29–27 = 011 → Bit 28 = 0 Bits 31–28 = 1100 → D? Nein: 11 0 (Bit 29) 1 (Bit 28) → 1101 = D Korrekt: JUMP>= hat (Bits 29–27), Typ = 11 (Bits 31–30) Bits 31–28 = 1 1 0 1 → Hmm, Bit 29 ist Teil von C. C = 011 → Bits 31–28 = = D Lösung: D8000001 Tipp: Immer zuerst die Bits 31–30 (Typ) bestimmen, dann je nach Typ die weiteren Felder. Die Hex-Ziffern entsprechen jeweils 4 Bits. Vertauscht die Inhalte von Speicherzelle 0 und 1 über Hilfszelle 2.LOAD 0 ; ACC := S(0) = x STORE 2 ; S(2) := ACC = x (x sichern) LOAD 1 ; ACC := S(1) = y STORE 0 ; S(0) := ACC = y (y nach S(0)) LOAD 2 ; ACC := S(2) = x STORE 1 ; S(1) := ACC = x (x nach S(1)) LOAD 0 ; ACC := S(0) = x MOVE ACC IN1 ; IN1 := ACC = x LOAD 1 ; ACC := S(1) = y STOREIN1 0 ; S(x) = S(IN1+0) := ACC = y , , . Berechnet durch -fache Addition von .LOADI 0 ; ACC := 0 STORE 2 ; S(2) := 0 (Ergebnis) LOAD 1 ; ACC := S(1) = y SUBI 1 ; ACC := ACC - 1 STORE 1 ; S(1) := ACC (y dekrementieren) JUMP< 5 ; falls ACC < 0: PC := PC + 5 (Schleife verlassen) LOAD 2 ; ACC := S(2) (aktuelles Ergebnis) ADD 0 ; ACC := ACC + S(0) = ACC + x STORE 2 ; S(2) := ACC (Ergebnis aktualisieren) JUMP -7 ; PC := PC - 7 (zurück zum Schleifenanfang) JUMP 0 ; PC := PC + 0 (Endlosschleife = Halt) Berechnet mit , , Ergebnis in . Methode: , .; Initial: M(40) = x, M(41) = y, M(42) = 0 (Ergebnis) LOAD 41 ; ACC := y JUMP= 10 ; falls y == 0: Sprung zum Ende LOAD 40 ; ACC := x SUB 41 ; ACC := x - y JUMP> 4 ; falls x > y: x > y, also x durch Differenz ersetzen ; hier: x <= y, also y durch y - x ersetzen LOAD 41 ; ACC := y SUB 40 ; ACC := y - x STORE 41 ; M(41) := y - x JUMP 2 ; zurück zum Schleifenanfang ; hier: x > y STORE 40 ; M(40) := x - y JUMP -8 ; zurück zum Schleifenanfang (LOAD 41) ; Ende: y == 0, Ergebnis ist x LOAD 40 ; ACC := x (= ggt) STORE 42 ; M(42) := ggt JUMP 0 ; Halt
Siehe Blatt02 Aufgabe 3 für die ursprüngliche Aufgabenstellung.Berechnet und speichert in . Eingabe: in .; Pseudocode: ; f0 := 0, f1 := 1 ; for i := 0 to n: ; M(100+i) := f0 ; temp := f0 + f1 ; f0 := f1 ; f1 := temp LOADI 0 ; ACC := 0 STORE 100 ; M(100) := f(0) = 0 LOADI 1 ; ACC := 1 STORE 101 ; M(101) := f(1) = 1 (wird überschrieben in Schleife) ; Hauptschleife LOAD 99 ; ACC := n SUBI 1 ; ACC := n - 1 JUMP< 20 ; falls n-1 < 0 (d.h. n=0): fertig STORE 99 ; n := n - 1 (Zähler) LOAD 100 ; ACC := f0 ADD 101 ; ACC := f0 + f1 STORE 102 ; temp := f0 + f1 LOAD 101 ; ACC := f1 STORE 100 ; f0 := f1 LOAD 102 ; ACC := temp STORE 101 ; f1 := temp JUMP -10 ; zurück zum Schleifenanfang JUMP 0 ; Halt
Siehe Blatt02 Aufgabe 2c und Blatt11 Aufgabe 6 für die vollständigen Aufgaben.CRITICAL — 16 Punkte in der Klausur (A2). Die Aufgabe ist rein mechanisch (Encode/Decode), erfordert aber Übung für Geschwindigkeit. Die Befehlstabelle wird mitgeliefert, daher ist weniger Auswendigwissen nötig als oft angenommen — entscheidend ist: Register-Kodierung auswendig: 00=PC, 01=IN1, 10=IN2, 11=ACC Typ-Bits auswendig: 01=Load, 10=Store, 00=Compute, 11=Jump Schnelles Encode/Decode üben mit retiquiz Zweierkomplement für negative Immediates beherrschen Irrelevante Bits (*) → immer 0 eintragen Mindestens 3–4 Durchgänge mit retiquiz <matrikelnummer> vor der Klausur empfohlen.]]>topics/t03-reti-befehlssatz-und-maschinencode.htmltopics/T03-ReTI-Befehlssatz-und-Maschinencode.mdSat, 29 Aug 2026 15:15:07 GMTk320-Boolesche_Algebren — Axiome, De Morgan, Konsenssatz, Dualitätsprinzip
k110-Mathematische_Grundlagen — Beweistechniken (direkt, Widerspruch, Induktion), BA-Grundlagen
Exam — Aufgabe 3a: Widerspruchsbeweis per Induktion
probeklausur — Aufgabe 3a: identische Aufgabe
Blatt01 — Dualität, BA auf konkreter Menge
Blatt06 — Boolescher Ring, Beweise nur mit Axiomen CRITICAL. A3a ist mit 7 Punkten der schwerste Einzelteil der Klausur und kombiniert zwei Beweistechniken. Die Axiome der BA sind die Grundlage für alle weiteren Themen (Schaltkreise, PLA, Minimalpolynome). Beherrsche: Die 5 Axiome auswendig (inkl. dualer Form). De Morgan, Konsenssatz, Dualitätsprinzip. Widerspruchsbeweis per Induktion (das A3a-Pattern). ]]>topics/t04-boolesche-algebra-und-beweise.htmltopics/T04-Boolesche-Algebra-und-Beweise.mdSat, 29 Aug 2026 15:12:36 GMTsubmissions/ti11-1.htmlsubmissions/TI11-1.mdSat, 29 Aug 2026 14:51:49 GMTsubmissions/ti10.htmlsubmissions/TI10.mdSat, 29 Aug 2026 14:51:00 GMTsubmissions/ti09-2.htmlsubmissions/TI09-2.mdSat, 29 Aug 2026 14:49:54 GMTKapitel 6 Formale Spezifikation von Hardware: Boolesche Ausdrücke (Wiederholung) Binäre Entscheidungsdiagramme (BDDs) Anwendung: Formale Verifikation mit BDDs Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Formale VerifikationZiel: Mit formalen Methoden weitgehend automatisch feststellen, ob der Entwurf korrekt ist.Hier: Nur grobe Prinzipien, es gibt eine Vielzahl von Weiterentwicklungen, die auch im Einsatz sind.Äquivalenz-Check als Beispiel: Vergleich der Spezifikation mit der Implementierung.Hier: Komplexeres Beispiel (ein „Slice" der ReTI-CPU) mit Hilfe von BDDs.
Schaltrealisierung der ALUALU mit Eingängen , , Steuereingängen , Übertrag .
„0-tes Slice der ALU"Das „0-te Slice" ist der Teil der kombinatorischen Logik, der den 0. Ausgang der ALU berechnet.Das Vorgehen für die gesamte CPU wäre identisch, die BDDs jedoch (sehr) viel größer.Vorgehen: Erstelle die Funktionstabelle für den 0. Ausgang der ALU („Spezifikation") und berechne das BDD dazu. Bestimme die Hardware, welche den 0. Ausgang ansteuert („Implementierung") und berechne das BDD dazu. Sind die BDDs gleich, ist die Implementierung korrekt!
Spezifikation für das 0-te Slice
BDD für die SpezifikationVariablenordnung: .Reduziert bis auf Terminalknoten (wegen Übersichtlichkeit).
Schaltrealisierung der ALUALU mit Eingängen , , Steuereingängen , Übertrag .
Hardware für das „0-te Slice"Schaltkreis für den 0. Ausgang mit Gattern: AND, EXOR, MUX, gesteuert durch .
BDD für die SchaltrealisierungDas BDD entspricht nicht dem für die Spezifikation!Irgendwo muss ein Entwurfsfehler sein!
Im Entwurf ist ein Fehler – aber wo?Wir wollen nicht nur wissen, dass der Entwurf fehlerhaft ist, sondern den Fehler finden (und dann beheben)!Dies wird „Diagnose von Entwurfsfehlern" genannt.Ein mögliches Vorgehen: Finde eine Belegung der Eingänge, für die Spezifikation und Implementierung nicht übereinstimmen.Wir suchen also eine Belegung von , für welche gilt:Mit BDDs ist das ganz einfach: Berechne BDD fürund betrachte einen beliebigen Pfad zu 1-Terminalknoten.
FehlerdiagnoseErgebnis der XOR-Verknüpfung der beiden BDDs:Ein Pfad zum 1-Terminal: , , , . sind unbestimmt; setze z.B. , .Die ALU soll also berechnen (da ).
Simulation der gefundenen Belegung (1/3)Simulation mit in der Schaltrealisierung.
Simulation der gefundenen Belegung (2/3)Simulation mit : Signalwerte an den Gattern.
Simulation der gefundenen Belegung (3/3)Simulationsergebnis: Ausgang der Implementierung liefert , Spezifikation erwartet .
Analyse der Simulationsergebnisse Es werden zwei Zahlen subtrahiert, die mit „0" enden. Das Ergebnis soll mit „1" enden. Das kann nicht sein, die ALU subtrahiert falsch. Die Dateneingänge des Addierers sind richtig. Der Übertragseingang des Addierers ist aber falsch, er hätte bei Subtraktion 1 sein müssen! Der Fehler muss in der Logik liegen, die den Übertragseingang steuert. Das sind 4 Gatter. Tatsächlich sind ein AND- und ein XOR-Gatter vertauscht. Vgl. die (richtige) Folie aus Kap. 3.5.
Original-Folie aus Kapitel 3Korrekte ALU-Schaltrealisierung (zum Vergleich).
Was hat die formale Analyse gebracht? Wir mussten den Fehler nach wie vor manuell suchen, ... ... allerdings in den 4 Gattern und nicht in der gesamten Schaltung! Es gibt (komplexere) Diagnose-Ansätze, die voll-automatisch (oder fast voll-automatisch) arbeiten. Außerdem würden wir, wenn wir die Analyse mit der korrigierten Schaltung wiederholen, wissen, dass die Implementierung nun korrekt ist und wir keine weiteren Fehler suchen müssen!
Ist die Analyse den Aufwand wert? Es ist sehr kompliziert, BDDs aufzuschreiben und ihre Verknüpfungen auszurechnen. Dadurch ist es auch fehleranfällig. Woher weiß man, dass man bei den BDD-Operationen keinen Rechen- oder Schreibfehler gemacht hat? Antwort: Software-Werkzeuge, die Manipulation von BDDs übernehmen! Diese können BDDs mit Millionen Knoten repräsentieren und in vertretbarer Zeit verarbeiten. Spezifikation und Implementierung werden aus Dateien eingelesen und BDDs automatisch erzeugt/verglichen. Standard in modernen Entwurfsabläufen!
Formale VerifikationZiel: Mit formalen Methoden weitgehend automatisch feststellen, ob der Entwurf korrekt ist.bisher Äquivalenz-Check: Vergleich der Spezifikation mit der Implementierung.Hier: Komplexeres Beispiel (ein „Slice" der ReTI-CPU) mit Hilfe von BDDs bzw. SAT.Eigenschafts-Check: Überprüfung, ob bestimmte Eigenschaften gelten.Hier: Abwesenheit von Bus Contention auf einem Bus.
EigenschaftsprüfungZiel: Nachweis, dass eine bestimmte Eigenschaft immer gilt, manchmal gilt oder nie gelten kann.Es gibt spezielle Sprachen, um solche Eigenschaften zu formulieren.An dieser Stelle soll das Vorgehen am Beispiel von Bus Contention auf Bus von ReTI illustriert werden.Konkret wollen wir zeigen, dass Treiber und nie gleichzeitig enabled sind.
Zur Erinnerung: ReTI-AufbauReTI-CPU mit Registern (PC, IN1, IN2, ACC), ALU, Bussen (A, D, L), SRAM und Steuersignalen.
Eigenschaftsprüfung: Bus Contention (1/2)Weise nach, dass es keine Eingangsbelegung gibt, für die und beide aktiv sind. enabled in der Execute-Phase () für: Befehle JUMP () Compute-Befehle () mit () MOVE-Befehl () mit () enabled in der Execute-Phase () für: Befehl LOADI ()
Eigenschaftsprüfung: Bus Contention (2/2)Eigenschaft: Für alle Belegungen der relevanten Signale gilt stets:Bedeutung: Zu jedem Zeitpunkt muss mindestens eines der Signale 1 sein, sie sind nie gleichzeitig 0 (aktiv).Vorgehen mittels BDDs: Berechne BDD für , BDD für und die OR-Verknüpfung der beiden BDDs. Diese muss 1 sein, d.h. aus nur einem 1-Terminalknoten bestehen.Falls nicht, liefern die Pfade zum 0-Terminalknoten die Belegungen, für welche die Eigenschaft verletzt ist!Umsetzung mit SAT?
Eigenschaftsprüfung: Diskussion Wir haben eine selbstverständliche Aussage bewiesen (Signale bei unterschiedlichen Befehlen aktiv). Der Entwerfer hätte aber, etwa bei der Logik-Optimierung, einen Fehler machen können, die zur Verletzung der Eigenschaft geführt hätte. Wir sind noch lange nicht fertig. Auf dem -Bus und auf anderen Bussen gibt es noch viele Möglichkeiten, wie Bus Contention auftreten kann. Selbst wenn wir sämtliche Quellen für Bus Contention ausschließen, wissen wir noch nicht, dass der Prozessor korrekt implementiert ist. Wir wissen nur, dass keine Bus Contention auftritt.
Formale Verifikation in der Praxis Eigene Produktklasse der Entwurfsautomatisierungsindustrie (auch in Deutschland). Äquivalenzprüfung ist Routine-Bestandteil beim Entwurf von komplexen Hardware-Produkten. Eigenschaftsprüfung spielt im Hardware- und im Software-Bereich eine immer größere Rolle, der Einsatz ist jedoch mit Schwierigkeiten verbunden. Formulierung von Eigenschaften erfordert hochqualifizierte (und teure) Mitarbeiter. Es ist oft nicht klar, wann genug Eigenschaften erstellt wurden und das Produkt als korrekt anzusehen ist.
Zusammenfassung: Formale Spezifikation Boolesche Funktionen, Boolesche Ausdrücke, kombinatorische Schaltkreise und BDDs sind ineinander transformierbar. Formale Verifikation kann Entwurfsqualität enorm steigern und die Entwurfszeiten reduzieren. Ein Großteil des Aufwandes kann von einem Rechner geleistet werden. Dabei spielen effiziente Datenstrukturen und korrespondierende, darauf abgestimmte Verfahren (BDDs, Äquivalenz- und Eigenschaftsprüfung) eine entscheidende Rolle. Voraussetzung dafür ist eine formal-mathematische Beschreibung, die der Rechner ohne menschliche Hilfe interpretieren kann. ]]>slides/k630-anwendung_formale_verifikation.htmlslides/k630-Anwendung_Formale_Verifikation.mdSat, 29 Aug 2026 14:44:39 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-01.png"></figure>Kapitel 6 – Formale Spezifikation von Hardware Boolesche Ausdrücke (Wiederholung) Binäre Entscheidungsdiagramme (BDDs) 2.1 Kanonische Darstellung, ROBDDs 2.2 Konstruktion von BDDs 2.3 ITE-Beispiel, Variablenordnung Anwendung: Formale Verifikation mit BDDs Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
ITE-Berechnung: Beispiel (1/2)BDDs: : root , Blätter : root , Blätter : root , Blätter Wir haben vorhin gerechnet: .Dies entspricht: .Wir wollen nun die rekursive ITE-Berechnung nachvollziehen.Es liegt kein Terminalfall vor, obere Variable: .
ITE-Berechnung: Beispiel (2/2)Berechne zunächst rekursiv .Rechne rekursiv mit Variable weiter:
Beispiel: , , :, , :Insgesamt:
Beispiel: Berechne zunächst rekursiv .Ein Terminalfall liegt vor:
Beispiel – EndeDurch die Verwendung der sogenannten Unique Table (UT) sind die berechneten BDDs bereits reduziert: Somit muss ITE nur noch einen Knoten einfügen und seine ausgehenden Kanten „richtig lenken".Ergebnis:
Zur Komplexität von ITEBei der rekursiven Konstruktion von ITE überprüft man zunächst vor einem ITE-Aufruf, ob das BDD vielleicht bereits generiert wurde und in der sogenannten Computed Table (CT) referenziert wird.Nur wenn dies nicht der Fall ist, wird das BDD durch den rekursiven Aufruf erzeugt, der Aufruf wird in der CT referenziert und das Ergebnis in die UT eingetragen.Implementiert man dies effizient, wird die Komplexität von ITE zu .Ohne Beweis (betrachte Anzahl möglicher Einträge in CT).Somit lässt sich etwa die Komplexität vondurch abschätzen ( ist das BDD für die konstante 0-Funktion, das aus 1 Knoten besteht).
ITE-Algorithmusfunction ITE(F, G, H): // Überprüfe erst 4 Terminalfälle if F == 1: return G if F == 0: return H if G == 1 and H == 0: return F if G == H: return G R = Lookup_Computed_Table(F, G, H) if R exists: return R x = Top_Variable(F, G, H) // Gleiche Variablenordnung high = ITE(F_{x=1}, G_{x=1}, H_{x=1}) low = ITE(F_{x=0}, G_{x=0}, H_{x=0}) if high == low: return low R = Find_Or_Add_in_Unique_Table(x, high, low) Insert_in_Computed_Table((F, G, H), R) return R
Größe von BDDs Oft exponentiell. Hängt stark von der Variablenordnung ab. Siehe Beispiel auf der nächsten Folie. Für viele in der Praxis vorkommende Funktionen sind BDDs zumindest für einige Variablenordnungen kompakt. BDD-Minimierung: Finden einer „guten" Variablenordnung (ist wohl NP-hartes Problem). Exakte und heuristische Verfahren. Für einige Funktionen, u.a. Multiplizierer, ist BDD-Größe für jede Variablenordnung exponentiell.
Einfluss der VariablenordnungBeispiel:
Einfluss der VariablenordnungBeispiel: Variablenordnung : exponentielle Größe
Einfluss der VariablenordnungBeispiel:
Schaltkreis direkt aus BDDBDD: , Blätter .
Schaltkreis direkt aus BDDBDD → MUX-Schaltkreis: Erster MUX für .
Schaltkreis direkt aus BDDZweiter MUX für (low-Zweig).
Schaltkreis direkt aus BDDDritter MUX für (high-Zweig).
Schaltkreis direkt aus BDDVierter MUX für .
Schaltkreis direkt aus BDD... beschreibt die Boolesche Funktion]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung.mdSat, 29 Aug 2026 14:42:24 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-01.png"></figure>submissions/ti08-1.htmlsubmissions/TI08-1.mdSat, 29 Aug 2026 14:42:08 GMTsubmissions/ti07-2.htmlsubmissions/TI07-2.mdSat, 29 Aug 2026 14:40:23 GMTsubmissions/ti06.htmlsubmissions/TI06.mdSat, 29 Aug 2026 14:39:58 GMTsubmissions/ti05.htmlsubmissions/TI05.mdSat, 29 Aug 2026 14:39:11 GMTKapitel 6 – Formale Spezifikation von Hardware Boolesche Ausdrücke (Wiederholung) Binäre Entscheidungsdiagramme (BDDs) 2.1 Kanonische Darstellung, ROBDDs 2.2 Konstruktion von BDDs 2.3 ITE-Beispiel, Variablenordnung Anwendung: Formale Verifikation mit BDDs Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Kofaktoren und Shannon-ZerlegungFür eine Boolesche Funktion heißt definiert durchfür alle der Kofaktor von nach .Entsprechend heißt definiert durchder Kofaktor von nach .Shannonscher Entwicklungssatz: Es gilt für beliebiges : heißt Shannon-Zerlegung von .
Zusammenhang Kompositionsregel, Kofaktoren und Shannon-ZerlegungSei ein innerer Knoten eines geordneten BDDs, der mit markiert ist. Dann kommt in Kindern von nicht vor (sonst mehrfaches Vorkommen auf dem gleichen Pfad).Also sind die Subfunktionen , von von unabhängig, d.h. für alle gilt:Es folgt dann:Somit wird an die Shannon-Zerlegung berechnet:
Konstruktion von BDDsÜber die Kofaktoren.Beispiel: Um ein von bzgl. der Variablenordnung zu konstruieren, konstruiere BDDs vonundSie stellen die Söhne des Knotens dar. Wende dies rekursiv an (top-down Konstruktion).Aus einem Booleschen Ausdruck über Boolesche Operationen.Aus einem Schaltkreis über Boolesche Operationen (Symbolische Simulation).
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)Funktionstabelle für :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)(Siehe Funktionstabelle auf vorheriger Seite.)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)BDD für : , mit und .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)BDD-Knoten: , , mit , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)BDD-Knoten: , , , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (1/3)BDD-Knoten: , , , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)Funktionstabelle (wie auf Seite 5).
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)Kofaktor :
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)BDD-Knoten: , , mit , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)BDD-Knoten: , , , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)BDD-Knoten: , , , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (2/3)BDD-Knoten: , , , .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (3/3)Funktionstabelle (wie auf Seite 5).
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (3/3)
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (3/3)BDD-Knoten: , (für ), (für ), .
BDD des Carry-Bits eines Volladdierers aus Kofaktoren (3/3)Reduziertes BDD: , , , .
Syntaktische BDD Top-Down Konstruktionwobei nunnur einmal berechnet wird (cache!).
BDD aus einem Booleschen AusdruckKonstruiere (bottom-up) BDD vonGeneriere bdd_x1, bdd_x2, bdd_x3, bdd_x4. bdd_x1x2 := AND(bdd_x1, bdd_x2) bdd_x1x2x3 := AND(bdd_x1x2, bdd_x3) bdd_x2' := NOT(bdd_x2) bdd_x2'x4 := AND(bdd_x2', bdd_x4) bdd_x3' := NOT(bdd_x3) bdd_x3'x4 := AND(bdd_x3', bdd_x4) bdd_x1x2x3+x2'x4 := OR(bdd_x1x2x3, bdd_x2'x4) bdd_f := OR(bdd_x1x2x3+x2'x4, bdd_x3'x4) Berechnung von AND, OR, NOT: Später!
BDD aus Schaltkreis: Symbolische SimulationSchaltkreis mit Eingängen und Gattern.
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5 bdd_out1 := OR(bdd_x1, bdd_11) # (x2 ⊕ x3 ⊕ x4·x5) + x1
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5 bdd_out1 := OR(bdd_x1, bdd_11) # (x2 ⊕ x3 ⊕ x4·x5) + x1 bdd_12 := OR(bdd_x6, bdd_x7) # x6 + x7
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5 bdd_out1 := OR(bdd_x1, bdd_11) # (x2 ⊕ x3 ⊕ x4·x5) + x1 bdd_12 := OR(bdd_x6, bdd_x7) # x6 + x7 bdd_13 := AND(bdd_10, NOT(bdd_x8)) # x8' · x4 · x5
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5 bdd_out1 := OR(bdd_x1, bdd_11) # (x2 ⊕ x3 ⊕ x4·x5) + x1 bdd_12 := OR(bdd_x6, bdd_x7) # x6 + x7 bdd_13 := AND(bdd_10, NOT(bdd_x8)) # x8' · x4 · x5 bdd_14 := AND(bdd_12, bdd_x8) # x8 · (x6 + x7)
BDD aus Schaltkreis: Symbolische SimulationBDD-Operationen:bdd_x1, bdd_x2, ..., bdd_x8 bdd_9 := XOR(bdd_x2, bdd_x3) # x2 ⊕ x3 bdd_10 := AND(bdd_x4, bdd_x5) # x4 · x5 bdd_11 := XOR(bdd_9, bdd_10) # x2 ⊕ x3 ⊕ x4·x5 bdd_out1 := OR(bdd_x1, bdd_11) # (x2 ⊕ x3 ⊕ x4·x5) + x1 bdd_12 := OR(bdd_x6, bdd_x7) # x6 + x7 bdd_13 := AND(bdd_10, NOT(bdd_x8)) # x8' · x4 · x5 bdd_14 := AND(bdd_12, bdd_x8) # x8 · (x6 + x7) bdd_out2 := OR(bdd_13, bdd_14) # x8'·x4·x5 + x8·(x6+x7)
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisVolladdierer-Schaltkreis: , .
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: .
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit .
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit .
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit .
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit (Reduktion beginnt: ).
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit , (Reduktion).
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit (weitere Reduktion).
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisBDD-Knoten: , mit (weitere Reduktion).
Beispiel: BDD des Carry-Bits eines FAs aus SchaltkreisReduziertes BDD: , , .
Übrigens ...Wir haben soeben einen Äquivalenzcheck durchgeführt!Funktionstabelle für :Reduziertes BDD: , , .
Realisierung von Booleschen Operationen zwischen BDDsGegeben BDDs und , berechne BDD .Erste Option: Berechne die Funktionstabelle von , erzeuge daraus das BDD mit der Kofaktor-Methode → sehr ineffizient!Besserer Ansatz: If-Then-Else-Funktion (ITE).Alle binären Operationen sind auf ITE zurückführbar:
Berechnung von ITE auf BDDs – PrinzipGegeben sind drei BDDs , und mit der gleichen Variablenordnung. Gesucht ist BDD für .Es gilt für eine Variable (Substitution/Kofaktor distributiert über alle Operatoren):ITE-Berechnung im vollständigen BDD:Sei die oberste Variable in BDDs , und .BDDs für sind Kinder von .Berechne BDDs und rekursiv.Knoten mit Variable und diesen BDDs als Kinder ist das gesuchte BDD.
ITE auf reduzierten BDDsRekursive Vorgehensweise:Berechne BDDs und .Falls , so istSonst generiere Knoten mit Variable , dessen High-Kante auf und Low-Kante auf zeigt.Terminalfälle:, , , , .Weitere Terminalfälle:]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs.mdSat, 29 Aug 2026 14:38:16 GMT<figure><img src="slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-01.png"></figure>Kapitel 5 – Timing: Physikalische Eigenschaften Timing wichtiger Komponenten Exaktes Timing von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Es gilt: Bei hinreichend langsamem Takt funktioniert der Rechner.Frage: Wie schnell kann man den Rechner takten? Wie lange muss ein Takt mind. sein?→ Ersetze idealisiertes Timing durch exakte Timinganalyse → Gesucht: Untere Grenze für Zykluszeit (ReTI-Architektur: PC, I/E_ALU, Befehl/Daten fetch/execute mit Phasen P0–P3, N0–N3 und Kontrollsignalen /SMDdoe, s0, s1, E, A, D, L, Icken, rcken, /PCload, /PCclear, ck, /SMw)
Schritte der Analyse Einhalten von Setup- und Hold-Zeiten der Kontrolllogik Vermeidung von Bus-Contention PC-Inkrementierung Compute-Befehle: OE: Compute Memory Fetch, Load, Store, Jump Wir werden uns auf Compute-Befehle beschränken.
Timing der Kontrolllogik (1/3)Setupzeit der Dateneingänge bis ck ist , Setupzeit der Dateneingänge bis /ck ist .Dateneingänge () müssen rechtzeitig bereit sein. Alle Dateneingänge sind Ausgangssignale von FFs, die mit ck getaktet werden.
Timing der Kontrolllogik (2/3)Wähle eine beliebige steigende Taktflanke als zeitlichen Bezugspunkt.Die Dateneingänge sind also bereit zur Zeit (Verzögerung eines D-FF).Die nächste steigende Taktflanke von /ck ist bei , die nächste steigende Taktflanke von ck bei .Für /ck:Für ck:
Timing der Kontrolllogik (3/3)Hold-Zeiten sind unkritisch: FFs, die mit ck getaktet sind: und Eingangsdaten werden mindestens noch nach steigender Flanke von ck gehalten (Verzögerung D-FF). FFs, die mit /ck getaktet sind: und Eingangsdaten werden sowieso noch einen halben Takt nach steigender Flanke von /ck gehalten (+ D-FF-Verzögerung).
Constraintstc ≥ 2.26
Compute-BefehleAm zeitkritischsten ist Compute memory!(ReTI-Schaltplan: PC, IN1, IN2, ACC, ALU, I, SRAM mit Bussen A, D, DI, R, L)
; hier: (ReTI-Schaltplan mit nummerierten Analysepunkten 1–10)
Analyse allgemeinBeginn der Analyse bei von Fetch als zeitlicher Bezugspunkt. Bei von Fetch wird der Befehl ins Instruktionsregister übernommen.(ReTI Timing-Diagramm: Phasen P0–P3, N0–N3)
I-Ausgänge (1/2)I-Ausgänge gültig bei: wird über Treiber IAd auf Adressbus gegeben. ist eine Konstante und steht daher ebenfalls zu bereit.
Constraintsτ1 = [0.12, 0.26] tc ≥ 2.26
I-Ausgänge (2/2)IAd enabled bei von Execute, d. h. /IAdoe aktiv zur Zeit:/IAdoe wird verteilt auf 32 Tristate-Treiber von IAd, also wieder 4 Treiber mit Tiefe 1. /IAdoe kommt bei IAd an zur Zeit: schon gültig vor Aktivierung von IAd bei Punkt 2, falls:
Constraintsτ1 = [0.12, 0.26] τ2 = tc + τp,al⁻ = 3/2·tc + [0.15, 0.67] tc ≥ 2.26 tc ≥ 0.08
Gültiges A (1/2)→ gültig zur Zeit:
Constraintsτ1 = [0.12, 0.26] τ2 = tc + τp,al⁻ = 3/2·tc + [0.13, 0.56] τ3 = τ2 + [0.03, 0.11] = 3/2·tc + [0.18, 0.78] tc ≥ 2.26 tc ≥ 0.08
Gültiges A (2/2)ASMd immer enabled → nur Treiber-Verzögerung berücksichtigt.→ an SM bei:
Constraintsτ1 = [0.12, 0.26] τ2 = tc + τp,al⁻ = 3/2·tc + [0.13, 0.56] τ3 = τ2 + [0.03, 0.11] = 3/2·tc + [0.18, 0.78] τ4 = τ3 + [0.02, 0.10] = 3/2·tc + [0.20, 0.88] tc ≥ 2.26 tc ≥ 0.09
Daten am Speicherausgang (1/3)Lesezugriffszeit von SRAM: (siehe Daten von CY7C1079DV33)→ Gültige Daten am Speicherausgang bei:Das ist aber nur korrekt, wenn der Ausgangstreiber durch /SMDdoe rechtzeitig enabled ist!
Daten am Speicherausgang (2/3)/SMDdoe aktiviert zur Zeit .Daten am Speicherausgang aufgrund Treiber-Enable gültig zur Zeit:⇒ Daten am Speicherausgang gültig spätestens zur Zeit:
Daten am Speicherausgang (3/3)Daten am Speicherausgang gültig zur Zeit .Bedingung für :Wir nehmen ab jetzt an, dass die Taktperiode ist und rechnen mit weiter.(Es gilt auf jeden Fall . Sollte sich später ergeben, dass die minimale Taktperiode , dann müssten wir die Rechnung nochmals korrigieren.)
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
Daten auf RDRd enabled bei von Execute, also einen Takt vor Ausgangstreiber von SM.→ Enable nicht kritisch→ Daten auf R spätestens bei:
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
Daten auf LRegisterausgänge schon seit letzter Execute-Phase gültig.→ nicht kritischTreiber rLd enabled bei von Execute, d. h. wie auch bei DRd ist Zeit zum Enablen unkritisch im Vergleich zu .
, cin, cin werden durch den kombinatorischen Schaltkreis der Kontrolllogik aus berechnet.I-Ausgänge aber schon gültig bei . Verzögerungszeit des kombinatorischen Schaltkreises ., cin gültig spätestens bei .→ völlig unkritisch verglichen mit .
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] τ7 = 1.14 tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
Voraussetzungen für die exakte Timinganalyse von Compute memory: ALUAnalyse der ALU (32-Bit mit Conditional Sum) unter folgender Annahme: Funktionsselect-Signale liegen vor den Daten an (unkritisch, da ). Resultatsausgänge gültig nachdem die Daten anliegen.
ALU-AusgängeSpätestens gültig bei:
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] τ7 = 1.14 τ8 = max(τ6) + 3.25 = 3/2·tc + 16.23 tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
DI/ALUDIdoe wird wie /SMDdoe aktiviert bei von Execute. Daten kommen an ALUDId später an als am internen SRAM-Treiber. Enable-Zeit von ALUDId jedoch kürzer als bei SRAM.Mit ist auf jeden Fall auch für ALUDId gewährleistet, dass Treiber enabled, wenn Daten kommen.→ Berücksichtige nur Treiberverzögerung.→ Gültig spätestens bei:
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] τ7 = 1.14 τ8 = 3/2·tc + 16.23 τ9 = τ8 + 0.10 = 3/2·tc + 16.33 tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
Datenübernahme in Register Clocksignale bei von Execute → steigende Flanke bei .Minimale Taktperiode wird aus Setup-Zeit von berechnet (Setup-Zeit am größten, wenn ).(ReTI Timing-Diagramm: Phasen P0–P3, N0–N3)
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] τ7 = 1.14 τ8 = 3/2·tc + 16.23 τ9 = 3/2·tc + 16.33 τ10 = 4·tc tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94
Timing: ZählerAus einer Analyse des Zählers in einer Implementierung gemäß Kapitel 4.1 (aber mit zusätzlichem Clock-Enable für das Register!) ergeben sich folgende Zeiten:
Setup-Zeit von ZählerSetup-Zeit: (siehe Aufbau Zähler)→ Bedingung:
Constraintsτ1 = [0.12, 0.26] τ2 = 3/2·tc + [0.13, 0.56] τ3 = 3/2·tc + [0.18, 0.78] τ4 = 3/2·tc + [0.20, 0.88] τ5 = 3/2·tc + [0.20, 12.88] τ6 = 3/2·tc + [0.22, 12.98] τ7 = 1.14 τ8 = 3/2·tc + 16.23 τ9 = 3/2·tc + 16.33 τ10 = 4·tc tc ≥ 2.26 tc ≥ 0.08 tc ≤ 10.94 tc ≥ 6.75
Es bleiben zu beachten:Hold-Zeit Maximal bei , .Unproblematisch, da alle Treiber noch mindestens Takt nach rck enabled sind.(ReTI Timing-Diagramm: Phasen P0–P3, N0–N3)
Setup- und Hold-Zeiten von rckenrcken aktiv bei von Execute, inaktiv bei von Execute, d. h. aktiv von:Setup-Zeit: Für alle : (unkritisch im Vergleich zu bisherigen Constraints)Hold-Zeit: Für alle : (Analog auch für alle anderen Takte.)
Setup- und Hold-Zeiten /PCload beim Zähler Setup /L bis ck: Hold /L nach ck: /PCload (benötigt, wenn neue Werte in Zähler kommen) aktiv bei von Execute, inaktiv bei von Fetch.(ReTI Timing-Diagramm: Phasen P0–P3, N0–N3)
Bedingungen für Setup- und Hold-Zeiten /PCload beim ZählerSetup: Am kritischsten, wenn /PCload seinen Wert bei der vorangegangenen Taktflanke geändert hat, d. h. bei von Execute bzw. von Fetch.Hold: Am kritischsten, wenn sich /PCload ändert, d. h. bei von Execute und von Fetch.→ Beide unkritisch im Vergleich zu bisherigen Constraints.
Fazit: Zykluszeit und BefehlsrateVorläufiges Ergebnis: Falls sich durch andere Befehle keine schärferen Bedingungen an die Zykluszeit ergeben, dann lautet sie:Taktfrequenz:8 Takte pro Befehl → 18.5 Millionen Befehle pro Sekunde, d. h. Befehlsrate von 18.5 MIPS (= Million Instructions per Second).
Anmerkungen zur Timing-AnalyseEine „echte" Timing-Analyse müsste noch Leitungslaufzeiten auf dem Chip berücksichtigen. Dazu muss dann aber schon das Layout des Chips bekannt sein, um die Leitungslängen und -kapazitäten zu berechnen.Leitungslaufzeiten waren früher bei einem Aufbau mit diskreten Bausteinen vernachlässigbar, sind es bei den heutigen Technologien aber nicht mehr.⇒ Exakte Timing-Analysen sind heute daher kaum ohne maschinelle Unterstützung durchführbar.Synthesetools sind in der Lage, durch Optimierung der Treiberstärken von Grundgattern (verschiedene Versionen in der Bibliothek!) Laufzeiten zu minimieren.Wird das SRAM nicht auf dem Chip integriert (d. h. stattdessen ein kommerzielles externes SRAM angeschlossen), dann muss man noch Verzögerungszeiten für I/O-Pads des Chips mit eventueller Anpassung von Spannungspegeln berücksichtigen.
Ausblick 1/2Beschleunigung: Schnellere Komponenten, z. B. ALU Schnellere Adressberechnung (Treiber schon bei öffnen) Evtl. Überdenken des kompletten Schemas des idealisierten Timings (z. B. Verkürzung des Fetch-Zyklus um 1 Takt) Schnellerer Speicher, Speicherhierarchie mit „Caches" Pipelining ...
Ausblick (2/2)Fehlerbehandlung: Z. B. Überläufe bei ALU ... Fehlertoleranz: Übertragungsfehler auf den Leitungen ⇒ Parity-Check, Hamming-Code Verifikation: Ist der Entwurf der ReTI überhaupt korrekt? Automatische Methoden für den Beweis der Korrektheit Architekturkonzepte: Speicherhierarchie Pipelining Parallelität ]]>slides/k530-exaktes_timing_von_reti.htmlslides/k530-Exaktes_Timing_von_ReTI.mdSat, 29 Aug 2026 14:36:31 GMT<figure><img src="slides/k530-exaktes_timing_von_reti_images/page-01.png"></figure>zusatzmaterial/hypercube.htmlzusatzmaterial/hypercube.mdSat, 29 Aug 2026 14:33:25 GMTKapitel 6 – Formale Spezifikation von Hardware Boolesche Ausdrücke (Wiederholung) Binäre Entscheidungsdiagramme (BDDs) 2.1 Kanonische Darstellung, ROBDDs 2.2 Konstruktion von BDDs 2.3 ITE-Beispiel, Variablenordnung Anwendung: Formale Verifikation mit BDDs Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Motivation... zur Eindeutigkeit der Darstellung Boolescher FunktionenDie Darstellung einer gegebenen Booleschen Funktion als Schaltkreis oder als Boolescher Ausdruck ist im Allgemeinen nicht eindeutig.Beispiel: „" und „".Wir kennen eindeutige Darstellungen einer Booleschen Funktion. Zum Beispiel: Funktionstabelle Kanonische disjunktive Normalform KDNF (alle Minterme)
Motivation (ctd.)Aber: Diese eindeutigen Darstellungen sind „sehr sperrig". Einträge in der Funktionstabelle für Variablen. Minterme für Funktionen in Variablen.Ziel: Finde eine eindeutige, aber kompakte Darstellung Boolescher Funktionen.
Wozu Eindeutigkeit?Zur schnellen Überprüfung, ob zwei Boolesche Funktionen äquivalent sind.Beispiel: Ein Designer hat Optimierungen an der Hardware vorgenommen und 15 Gatter gespart. Hat er dabei vielleicht die Funktionalität verändert?→ Erzeuge eindeutige Darstellung für alten und neuen Block und vergleiche.→ Dieses Vorgehen nennt man (Formalen) Äquivalenzcheck oder auf Englisch (Formal) Equivalence Checking.
Illustration: Formaler Äquivalenztest (Schaltkreis mit ) (Schaltkreis mit )→ Eindeutige Darstellung der durch realisierten Booleschen Funktion Eindeutige Darstellung der durch realisierten Booleschen Funktion
Binäre Entscheidungsdiagramme (Binary Decision Diagrams)BDDs repräsentieren Boolesche Funktionen eindeutig und kompakt.→ Enthält genau die gleiche Information wie eine Funktionstabelle.Es gibt Verfahren, um BDD aus einem Schaltkreis zu erzeugen. → Man muss nicht erst die Funktionstabelle erzeugen.Es existieren Software-Packages, die Erzeugung und Manipulation von BDDs unterstützen (BDD-Bibliotheken):
CUDD von Fabio Somenzi (University of Colorado): http://web.mit.edu/sage/export/tmp/y/usr/share/doc/polybori/cudd/cuddIntro.html
Sylvan von Tom van Dijk (University of Twente): https://trolando.github.io/sylvan Optimierungen bei Cache-Ausnutzung, Garbage Collection, usw.
Binary Decision Diagram – SyntaxSei eine endliche Menge von Variablen.Definition: Ein BDD ist ein azyklischer gerichteter Graph mit genau einer Wurzel, für alle inneren Knoten . Jeder Knoten hat eine Markierung Die Nachfolger (Kinder) eines inneren Knoten sind das Low-Kind: , das High-Kind: .
BDDs: SemantikGegeben sei ein BDD.Definition: Sei die Funktion, die ein Teil-BDD ausgehend von Knoten beschreibt. Ist ein Blatt, so beschreibt die konstante Funktion, die jede Variablenbelegung auf abbildet. Ist ein innerer Knoten mit , so gilt die Kompositionsregel:
BDDs: BeispielBDD mit Knoten: , Blätter:
BDDs: Beispiel
BDDs: Beispiel
BDDs: Beispiel
BDDs: Beispiel
BDDs: Beispiel
BDDs: Beispiel
BDDs: Beispiel
BDDs von typischen FunktionenSeien beliebige Boolesche Variablen.: Knoten , Blätter
BDDs von typischen FunktionenSeien beliebige Boolesche Variablen. : Knoten , Blätter : Knoten , Blätter
BDDs von typischen FunktionenSeien beliebige Boolesche Variablen. : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter
BDDs von typischen FunktionenSeien beliebige Boolesche Variablen. : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter
BDDs von typischen FunktionenSeien beliebige Boolesche Variablen. : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter : Knoten , Blätter
VariablenordnungDefinition: Ein BDD heißt geordnet, wenn auf jedem Pfad von der Wurzel zu einem Blatt jede Variable höchstens einmal (oder keinmal) als Markierung vorkommt und die Variablen stets in der selben Reihenfolge abgefragt werden.Diese Reihenfolge heißt Variablenordnung.
Beispiel für unterschiedliche VariablenordnungBDD mit Variablenordnung :
Beispiel für unterschiedliche VariablenordnungBDD mit Variablenordnung :BDD mit Variablenordnung :
Beispiel für unterschiedliche VariablenordnungBDD mit Variablenordnung :BDD mit Variablenordnung : Beide BDDs beschreiben die Boolesche Funktion .
Vollständiges BDDIst ein geordnetes BDD, wobei alle Pfade von der Wurzel zu einem Blatt maximale Länge haben und für alle Knoten .Entspricht genau der Funktionstabelle (Beweis klar).
Zusammenhang: BDD ↔ Boolesche FunktionLemma 1: Jedes (geordnete) BDD stellt eine Boolesche Funktion dar.Beweis: Ist die Wurzel des BDDs, dann erhält man mit der Kompositionsregel die dargestellte Boolesche Funktion .Lemma 2: Zu jeder Booleschen Funktion existiert ein (geordnetes) BDD, das diese darstellt.Beweis: Konstruiere vollständiges BDD aus Funktionstabelle.
Eindeutigkeit von BDDs Nicht geordnete BDDs sind nicht eindeutige Darstellungen, ebenso BDDs mit unterschiedlicher (nicht fester) Variablenordnung. (aber eben immer abhängig von der Variablenordnung) Die vollständigen BDDs sind eindeutige Darstellungen (da die Funktionstabelle eindeutig ist). Aber: Funktionstabelle ineffizient Reduktion von BDDs
Reduzierte BDDsIdee: Stelle Information möglichst kompakt dar, „isomorphe Teil-BDDs" werden identifiziert.Definition: Ein BDD heißt reduziert, wenn es keinen nichtterminalen Knoten gibt mit Label und . keine verschiedenen Knoten und gibt, die gleich markiert sind und deren Low- und High-Kind (falls existent) jeweils identisch sind.
Beispiel für reduzierte und nicht reduzierte BDDs (1/2)Nicht reduziertes BDD mit Knoten: , Blätter:
Beispiel für reduzierte und nicht reduzierte BDDs (1/2)Identifikation isomorpher Knoten (4 Paare).
Beispiel für reduzierte und nicht reduzierte BDDs (1/2)Nach Identifikation isomorpher Knoten: reduziertes BDD mit Knoten , Blätter .
Beispiel für reduzierte und nicht reduzierte BDDs (2/2)Reduziertes BDD: , Blätter .
Beispiel für reduzierte und nicht reduzierte BDDs (2/2)Redundante Knoten im BDD markiert.
Beispiel für reduzierte und nicht reduzierte BDDs (2/2)Nach Entfernen redundanter Knoten: , Blätter .
Beispiel: Reduktion eines BDDs (1/7)Vollständiges BDD für 4 Variablen mit 16 Blättern.
Beispiel: Reduktion eines BDDs (1/7)Identifikation isomorpher Teil-BDDs: (Wurzel) (zwei isomorphe Teil-BDDs) (zwei isomorphe Teil-BDDs) (zwei Blätter)
Beispiel: Reduktion eines BDDs (2/7)Gleiche Struktur nach Identifikation der isomorphen Teil-BDDs.
Beispiel: Reduktion eines BDDs (3/7)Weitere Reduktion durch Entfernen redundanter Knoten.
Beispiel: Reduktion eines BDDs (4/7)Weitere Reduktion.
Beispiel: Reduktion eines BDDs (5/7)Reduziertes BDD mit , Blätter .
Beispiel: Reduktion eines BDDs (5/7)Gleiche Struktur mit markierten -Blättern.
Beispiel: Reduktion eines BDDs (6/7)Reduziertes BDD mit , , , .
Beispiel: Reduktion eines BDDs (7/7)Finale reduzierte Form: (zwei isomorphe Teil-BDDs) (zwei Blätter)
Beispiel: Reduktion eines BDDs (7/7)Finale reduzierte Form mit annotierten Teil-BDDs:
Satz von Bryant (1986)Satz: ROBDDs (Reduced Ordered BDDs, geordnete, reduzierte BDDs) sind kanonische Darstellungen Boolescher Funktionen.Ohne Beweis.Bedeutung: Für eine fixe Variablenordnung ist ein ROBDD eine eindeutige Darstellung für eine Boolesche Funktion.Notation: Ab sofort bezeichnen wir ROBDDs als BDDs.]]>slides/k621-binaere_entscheidungsdiagramme_bdds_robdds_kanonische_darstellung.htmlslides/k621-Binaere_Entscheidungsdiagramme_BDDs_ROBDDs_kanonische_Darstellung.mdSat, 29 Aug 2026 14:33:09 GMT<figure><img src="slides/k621-binaere_entscheidungsdiagramme_bdds_robdds_kanonische_darstellung_images/page-01.png"></figure>zusatzmaterial/datenblatt_timing.htmlzusatzmaterial/Datenblatt_Timing.mdSat, 29 Aug 2026 14:33:08 GMTzusatzmaterial/befehlssatz-reti.htmlzusatzmaterial/Befehlssatz-ReTI.mdSat, 29 Aug 2026 14:32:27 GMTexercises/blatt-bonus.htmlexercises/Blatt-bonus.mdSat, 29 Aug 2026 14:31:49 GMTexercises/blatt11.htmlexercises/Blatt11.mdSat, 29 Aug 2026 14:31:31 GMTKapitel 1 – Grundlagen Mathematische Grundlagen Beispielrechner ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Mathematische Grundlagen Verständigung auf gemeinsame Basis Die meisten Begriffe sollten bekannt sein, bzw. werden in anderen Vorlesungen noch formal und im Detail eingeführt. Hier: Informale, möglichst intuitive Einführung Mengen, Funktionen, Relationen Boolsche Algebra Graphen, O-Notation Beweistechniken
„Philosophie" der Mathematik Gegeben gewisse Aussagen (Axiome), welche andere Aussagen lassen sich aus ihnen herleiten? Sind die Axiome wahr und existiert eine solche Herleitung (Beweis), so sind die Folgerungen unumstößlich und indiskutabel wahr! Beschreiben die Axiome etwa ein physikalisches System, so gelten die hergeleiteten Folgerungen für dieses System. Die Frage, ob Axiome Realitätsbezug haben, ist aber außerhalb der (reinen) Mathematik!
Menge (Naive Definition)Definition: Eine Menge ist eine Zusammenfassung von wohldefinierten, paarweise verschiedenen Objekten zu einem Ganzen. Die Objekte nennt man Elemente der Menge.(Für eine formal vollständige Definition der Menge bräuchte man mehrere Vorlesungsstunden.)Notation: Sind paarweise verschieden, so schreibt man die Menge , die aus ihnen besteht, als . bezeichnet, dass Element von ist.
Beispiele für Mengen Leere Menge: (es gibt kein ). Menge der natürlichen Zahlen: . Menge der Booleschen Werte: . Achtung: Die Anordnung von Elementen der Menge und gegebenenfalls Wiederholungen sind belanglos: .Eine Menge kann Elemente enthalten, die selber Mengen sind, z.B. .
Spezifikation von Mengen Man kann eine Menge durch Angabe von Zusatzbedingungen spezifizieren.Beispiele: Menge der ganzen Zahlen: . Menge der rationalen Zahlen: . Menge der endlichen Zeichenketten: .
Untermengen, Potenzmenge, Mächtigkeit Menge ist Untermenge von , wenn jedes Element von auch Element von ist.Notation: bzw. es wird auch verwendet aber '' präziserAchtung: , aber Potenzmenge von : .Die Anzahl der Elemente einer Menge heißt Mächtigkeit oder Kardinalität von .
Operationen auf Mengen 1/2Mengendifferenz: Mengenschnitt:
Operationen auf Mengen 2/2Mengenvereinigung: Kartesisches Produkt: ist ein Tupel, bei dem es, im Gegensatz zu einer Menge , auf die Reihenfolge ankommt!Notation: .
Mengen Frage: Welche der folgenden Aussagen sind wahr?a. b. c. d. e.
RelationenDefinition: Eine Relation zwischen den Mengen und ist eine Teilmenge von .Notation: Statt schreibt man .Beispiele: Relation zwischen und .
FunktionenDefinition: Seien und Mengen. Eine Funktion ist eine Relation zwischen den Mengen und , wobei für jedes genau ein existiert, so dass . heißt Definitionsbereich, Wertebereich von .Notation: Statt schreibt man .Beispiele: Quadratfunktion . Kardinalitätsfunktion . Sinusfunktion
Beispiele: Relationen, Funktionen Jede Funktion ist auch eine Relation. Es gibt aber Relationen, die keine Funktionen sind. Beispiel:... ist eine Relation, aber keine Funktion!
Summen und Produkte (Notation) Wir schreiben für Beispiel:Schreibweise mit beliebigen Bedingungen:
Boolesche Algebra 1/4Definition: Konjunktion (UND-Verknüpfung) Disjunktion (ODER-Verknüpfung) Negation Boolescher Ausdruck Die Elemente aus sind Boolesche Ausdrücke. Seien und Boolesche Ausdrücke, dann sind , , wieder Boolesche Ausdrücke.
Boolesche Algebra 2/4Konventionen Man schreibt auch statt und statt . Für sind viele Notationen üblich: , oder .Zur Vereinfachung der Notation bei Booleschen Ausdrücken vereinbaren wir: Negation bindet stärker als Konjunktion , Konjunktion bindet stärker als Disjunktion .
Boolesche Algebra 3/4Axiome der Booleschen AlgebraKommutativität: Assoziativität: Absorption: Distributivität: Komplement:
Ausdrücke Frage: Welche dieser Umformungen Boolescher Ausdrücke sind richtig? Das heißt, die Gleichung ist immer erfüllt für alle möglichen Werte von .a. b. c.
Boolesche Algebra 4/4 Neben der vorgestellten gibt es weitere Boolesche Algebren, in denen diese Axiome gelten. Die folgenden Regeln sind aus den Axiomen ableitbar:Weitere Regeln für Boolesche AlgebrenDoppeltes Komplement: Idempotenz: De-Morgan-Regel: Consensus-Regel: Resolution:
Boolesche FunktionDefinition: Eine Boolesche Funktion in Variablen und mit Ausgängen ist eine Funktion mit .Die Menge aller Booleschen Funktionen in Variablen mit Ausgängen ist Wir schreiben abkürzend statt .Ein digitaler Schaltkreis ohne Speicherelemente, mit Eingängen und Ausgängen realisiert eine solche Funktion! (Details später)
Gerichteter GraphDefinition: ist ein gerichteter Graph, wenn folgendes gilt: endliche, nichtleere Menge (Knoten) endliche Menge (Kanten) Abbildungen und ist Quelle, Ziel einer Kante Abbildungen und ist der Eingangsgrad, der Ausgangsgrad von .
Pfade in gerichteten Graphen Ein Knoten mit heißt Wurzel. heißt Blatt. heißt innerer Knoten. Ein Pfad (der Länge ) in ist eine Folge von Kanten () mit für alle ().Ein Zyklus in ist ein Pfad der Länge in , bei dem Ziel und Quelle identisch sind ( heißt azyklisch, falls kein Zyklus in existiert).Die Graph-Tiefe eines azyklischen Graphen ist definiert als die Länge des längsten Pfades in .
Bäume, Binäre BäumeDefinition: Ein Baum ist ein gerichteter, azyklischer Graph mit genau einer Wurzel () und für alle andere Knoten .Ein Baum heißt binär (bzw. Binärbaum), wenn für seine innere Knoten gilt.Beispiele: Baum: Binärbaum:
Groß-O-Notation (1/2) Seien . Man schreibt , wenn es , gibt, so dass für alle gilt.Beispiel: Beweis: Setze Groß-O-Notation wird verwendet, um Größe von parametrisierten Objekten (z.B. Graphen), Laufzeit von Algorithmen (Anzahl von Rechenschritten in Abhängigkeit von der Eingabe) usw. asymptotisch, d.h. bis auf eine multiplikative Konstante, abzuschätzen.Die Notation ist weit verbreitet, aber eigentlich falsch, da eine Menge ist. So folgt aus und keinesfalls !
Groß-O-Notation (2/2)
O-Notation Gegeben: Welche Aussagen sind dann wahr?
O-Notation Gegeben: Welche Aussagen sind dann wahr? ? ? ?
O-Notation Gegeben: Welche Aussagen sind dann wahr? ? → ? → ? → !
Beweistechniken Sukzessive Folgerungen bzw. Direkter Beweis Indirekter Beweis bzw. Beweis durch Widerspruch Vollständige Induktion
Sukzessive Folgerungen Gegeben Aussage , es soll Aussage bewiesen werden. Sukzessive Folgerungen: Aus folgt , aus folgt , aus folgt , also gilt .
Beispiel: Sukzessive Folgerungen Gegeben , , . Dann gilt .Beweis: Aus folgt die Existenz von so dass für . Aus folgt die Existenz von so dass für . Man wähle . Dann gilt für sowohl als auch . Man wähle . Für gilt dann Dies bedeutet aber gerade .
Indirekter Beweis 1/2 Es soll Aussage bewiesen werden. Indirekter Beweis: Man nimmt an, (also die Umkehrung von ) würde gelten. Daraus leitet man einen Widerspruch her (z.B. " und ", "", ...). Da der Widerspruch schrittweise aus logisch hergeleitet wurde, kann nicht gelten und somit muss gelten.
Indirekter Beweis 2/2 Betrachte den Spezialfall . Dann ist . Man nimmt an, dass gilt, aber . Ergibt sich aus der Annahme ein Widerspruch, dann muss aus der Gültigkeit von die Gültigkeit von folgen. Ergibt sich der Widerspruch speziell durch Herleitung von aus , dann reduziert sich der Widerspruchsbeweis auf den Spezialfall Beweis der "Kontraposition" . und sind logisch äquivalent. Implizit setzt man immer die Gültigkeit sämtlicher Axiome voraus. Sei die Aussage "Sämtliche Axiome gelten". Dann ist zu beweisen. Annahme ist dann also und daraus ist ein Widerspruch herzuleiten.
Beispiel: Indirekter Beweis Zu zeigen: Beweis: Wir nehmen an, dass wäre. Dann gibt es und , so dass für gilt: Wir suchen nun ein , für das , z.B. . Man wähle ein . Dann gilt für : Andererseits muss für auch (1) gelten. Widerspruch! Somit kann die Annahme nicht stimmen.
Vollständige Induktion Die vollständige Induktion ist eine Beweismethode für Aussagen (Behauptung), die für alle natürlichen Zahlen gelten sollen. Zuerst wird im Induktionsanfang die Aussage für den Basisfall bewiesen (manchmal oder höher). Dann wird der Induktionsschritt durchgeführt: Unter der Annahme, dass die Aussage für gilt (Induktionsvoraussetzung) wird bewiesen, dass die Aussage auch für gilt. Daraus folgt die Aussage für alle natürlichen Zahlen.
Vollständige Induktion: Beispiel (1/2)Behauptung: Induktionsanfang: Zeige die Behauptung für .
Vollständige Induktion: Beispiel (2/2)Induktionsvoraussetzung (IV): Nehme an, die Behauptung gilt für ein . Also: Es gibt ein für das gilt: Induktionsschritt: Zeige die Behauptung für . ]]>slides/k110-mathematische_grundlagen.htmlslides/k110-Mathematische_Grundlagen.mdSat, 29 Aug 2026 14:31:22 GMT<figure><img src="slides/k110-mathematische_grundlagen_images/page-01.png"></figure>Kapitel 2 – Kodierung Kodierung von Zeichen Kodierung von Zahlen Anwendung: ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Realisierung von ReTI P (Programmspeicher): Zellen mit Adressen 0–3, enthält Befehle S (Datenspeicher): Zellen mit Adressen 0–3, enthält Daten CPU-Register: ACC (Akkumulator) IN1 (Indexregister 1) IN2 (Indexregister 2) PC (Befehlszähler) Befehle: load, store
Unterschiede abstrakter/realer ReTI ein Speicher für Daten und Befehle bei realer Maschine ist endlich (Größe ). Für ist Inhalt der -ten Speicherzelle. Speicherzellen können Elemente aus aufnehmen. CPU-Register PC, ACC, IN1 und IN2 können nur Elemente aufnehmen. So ein (also Bitvektor der Länge 32) heißt Wort. Ein Wort kann als Binärzahl (z. B. Adresse im ), Zweierkomplementzahl oder Bitstring interpretiert werden. Befehle sind ebenfalls Wörter aus .
Notation ( Register oder Speicherzelle, ) bedeute Beispiel: ( Register oder Speicherzelle, ) bedeute wird als Zweierkomplement-Zahl interpretiert.
BefehlsformateZur Erinnerung: Befehlssatz von ReTI besteht aus Compute-, Load-, Store- und Jump-Befehlen. Sie werden als Wörter aus kodiert.Notation: Sei .Allgemeines Instruktionsformat:
Kodierungschema einer InstruktionTyp (Bits 31–30):S / D – Register:Instruktionsformate:
Load-Befehle: Kodierungsprinzip M – Modus * – irrelevant; bei LOAD kein Source Register D – Destination Register i – Immediate Parameter (24 Bits / 3 Bytes) Konstante im Befehl Synonym: "Befehl" und "Instruktion"
Load-Befehle: KodierungAusnahme: Wenn dann fällt "" weg!
Store-Befehle Kodierungsprinzip M – Modus S – Source Register (nur bei MOVE) D – Destination Register (nur bei MOVE) i – Immediate absolute Addresse oder Indexregister Offset
Store-Befehle KodierungAusnahme: Wenn dann fällt "" weg!
Compute-Befehle: Prinzip MI – "Compute Memory" / "Compute Immediate" F – Funktion (braucht Platz von M und S) kein explizites Source Register bzw. Annahme D – Destination Register i – Immediate Parameter
Compute-Befehle KodierungImmediate-Befehle (MI = 0):Memory-Befehle (MI = 1):Ausnahme: Wenn dann fällt "" weg!
Bitstring-OperationenUnd-Operation:Oder-Operation:Exklusiv-Oder-Operation:Beispiel OPLUS:gives thus
Sprungbefehle: Prinzip C – Condition
Bedingungskodierung nach Schema nur "" wird abgefragt nur "" wird abgefragt nur "" wird abgefragt Andere Abfragen durch Kombinationen wie zum Beispiel ist "" oder "" also ""
Sprungbefehle: KodierungUnbedingte Sprünge werden durch ausgedrückt. Bei hat der Befehl keine Auswirkung außer Inkrementieren des Befehlszählers ⇒ NOP-Befehl (No Operation).
Zusätzliche BefehleZusätzliche Befehle sind durchaus sinnvoll und bei anderen Architekturen evtl. schon als Grundbefehl vorhanden. Nicht vorhandene Befehle müssen hier durch Befehlsfolgen "simuliert" werden. Beispiel: Multiplikation, vgl. Kapitel 1.
ZusammenfassungZusammenfassung des Befehlssatzes der ReTI auf der nächsten Folie ...
Load-Befehle – :Store-Befehle – MOVE: :Compute-Befehle – :Jump-Befehle:Kodierung S, D:Hinweis zu den LOAD- und Compute-Befehlen (hier in verallgemeinerter Form): Zielregister steht in .
Ein ReTI-Programm sieht folgendermaßen aus:P = 0111 0011 0000 0000 0000 0000 0000 0001 73000001 1100 0000 0000 0000 0000 0000 0000 0000 c0000000 0000 1111 0000 0000 0000 0000 0000 0001 0f000001 1000 0000 0000 0000 0000 0000 0000 0011 80000003 Frage: Welche der Aussagen über das Programm sind wahr? a. Der PC ist nach Ausführung des Programms um 3 erhöht. b. Das Programm besteht aus LOADI, NOP, ADDI, STORE. c. Nach Ausführung steht in Speicherzelle 3 eine 2. d. Das Programm verwendet alle Register.
Assembler, Disassembler, Emulator für ReTI
Source Code: https://github.com/arminbiere/reticodeClonen mit git@github.com:arminbiere/reticode.git Kompilieren mit ./configure && make Linux/Unix: d.h. zum Beispiel auf Ubuntu problemlos. Windows Subsystem for Linux (WSL) also Ubuntu App. MacOS wird auch unterstützt.
tutorial.reti:LOADI IN2 42 MOVE IN2 ACC STOREIN2 6 JUMP 0 Disassembler-Output:$ ./asreti tutorial.reti | ./decbin | ./enchex | ./disreti LOADI IN2 42 ; 00000000 7200002a MOVE IN2 ACC ; 00000001 bb000000 STOREIN2 6 ; 00000002 a0000006 JUMP 0 ; 00000003 f8000000 Emulator-Output:$ ./asreti tutorial.reti | ./emreti -s Memory-Dump:ranreti-Beispiel:$ ./ranreti 42 10 ; ranreti 42 10 STOREIN1 7834349 ; 00000000 91778aed AND IN1 0xb7f8a5 ; 00000001 39b7f8a5 LOADIN2 IN1 11519397 ; 00000002 69afc5a5 STOREIN2 6407231 ; 00000003 a161c43f STOREIN2 1977004 ; 00000004 ae1e2aac LOADI IN1 5603196 ; 00000005 79557f7c ]]>slides/k230-anwendung_reti.htmlslides/k230-Anwendung_ReTI.mdSat, 29 Aug 2026 14:31:13 GMT<figure><img src="slides/k230-anwendung_reti_images/page-01.png"></figure>Kapitel 5 – Timing Physikalische Eigenschaften Timing wichtiger Komponenten Exaktes Timing von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Timing – ÜbersichtTiming für ein paar (bereits bekannte) Schaltpläne: RS-Flipflop D-Latch D-Flipflop Timing weiterer Komponenten, die bei der Realisierung der ReTI genutzt werden: Kontrolllogik Register mit Clock-Enable ALU Speicher
RS-FlipflopZustand Zustand :(Schaltplan: /R, G2, G1, /S, Q, /Q)
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist .
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist .
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist . Nach Zeit ist .
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist . Nach Zeit ist .→ 1
RS-FlipflopZustand Zustand :Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist . Nach Zeit ist .→ 1Wähle so, dass kein Spike entsteht.
Übergang – GraphischWie groß muss gewählt werden, damit das RS-FlipFlop spikefrei schaltet?Zur Erinnerung: Der Abstand zum spikefreien Umschalten von NAND-Gattern beträgt .
Spikefreier ÜbergangNach den Regeln des spikefreien Umschaltens von Gattern entsteht kein Spike, falls:Wechsel von Zustand zu Zustand aus Symmetriegründen analog.
Symbole und Bezeichnungen
D-Latch ist active high. /S, /R inaktiv Wie beim RS-Flipflop (minimale Pulsweite!) muss man auch beim D-Latch bestimmte Forderungen an den zeitlichen Verlauf der Signale stellen, um Spikefreiheit zu garantieren.
Timing-Diagramm
Timing-Bedingungen für das D-Latch muss beim Schreiben lange genug 1 sein, um minimale Pulsweite des RS-FFs zu garantieren. Vor werden Daten für Zeit stabil gehalten, um beim Schreiben von 0 Spike auf /S zu verhindern, beim Schreiben von 1 Spike auf /R zu verhindern (kritischer!). Nach werden Daten für Zeit stabil gehalten, um beim Schreiben von 1 Spike auf /R zu verhindern, beim Schreiben von 0 Spike auf /S zu verhindern (kritischer!).
Man rechnet nach:Der Schreibvorgang beim D-Latch funktioniert mit den Parameterwerten aus der Tabelle (Übung).
Mögliche Realisierung: D-Flipflop
Timing: D-FlipflopVorgehen analog zu RS-Flipflop und D-Latch, aber wesentlich komplizierter. Wir verzichten daher auf die Analyse.Die NanGate-Bibliothek enthält bereits ein D-FF mit folgenden charakteristischen Zeiten (in ns):
Aufbau der Kontrolllogik, zur Erinnerung(Schaltkreis der Kontrolllogik mit Kombinatorischem Block, D-FFs getaktet mit ck und /ck) Ein Teil der D-FFs wird mit ck geclockt, ein anderer Teil mit /ck. Generierung der Kontrollsignale (OE von Treibern, ALU-Ansteuerung, ...). Ist ein Kontrollsignal active low, dann bezeichnen wir es z. B. mit /x. Das Ausgangssignal /x ergibt sich dann durch Negation des Ausgangssignals eines entsprechenden FFs mit Eingangssignal . Ist ein Kontrollsignal active high, dann bezeichnen wir es z. B. mit . Das Ausgangssignal entspricht dem Ausgangssignal eines FFs mit Eingangssignal .
KontrolllogikDie Dauer eines Taktes bezeichnen wir als Zykluszeit . Active-High-Ausgangssignale der Kontrolllogik, bei denen das FF mit ck gesteuert ist, sind gegenüber der steigenden Flanke von ck um Zeit verzögert (resultiert aus D-FF-Verzögerung). Active-Low-Ausgangssignale der Kontrolllogik, bei denen das FF mit ck gesteuert ist, sind gegenüber der steigenden Flanke von ck um Zeit verzögert (resultiert aus D-FF-Verzögerung + Inverterverzögerung). Active-High-Ausgangssignale der Kontrolllogik, bei denen das FF mit /ck gesteuert ist, sind gegenüber der letzten steigenden Flanke von ck um Zeit verzögert. Active-Low-Ausgangssignale der Kontrolllogik, bei denen das FF mit /ck gesteuert ist, sind gegenüber der letzten steigenden Flanke von ck um Zeit verzögert.
Grundsätzliche Überlegungen zur Timing-AnalyseAusgangssituation: D-FFs mit Setup-Zeit und Hold-Zeit .Die Eingangsdaten eines Registers werden aus Daten durch einen kombinatorischen Schaltkreis SK berechnet: Erhöhe Setup-Zeit um maximale Verzögerung von SK: Verringere Hold-Zeit um minimale Verzögerung von SK:
Timing: KontrolllogikMit geeigneter Implementierung des kombinatorischen Teiles erhält man folgende charakteristische Zeiten.
Register mit Clock-EnableBei der Implementierung benötigen wir noch 4 Treiber (Tiefe 1), um Regcken auf 32 1-Bit-Multiplexer zu verteilen. ergibt sich aus Setupzeit D-FF + maximale Verzögerungszeit Multiplexer (Daten bis Ausgang) (). ergibt sich aus Holdzeit D-FF minimale Verzögerungszeit Multiplexer (Daten bis Ausgang) (). ergibt sich aus Setupzeit D-FF + maximale Verzögerungszeit Multiplexer (Select bis Ausgang) + maximale Verzögerungszeit Treiber (). ergibt sich aus Holdzeit D-FF minimale Verzögerungszeit Multiplexer (Select bis Ausgang) minimale Verzögerungszeit Treiber ().
Schaltkreisrealisierung der ALU(ALU-Schaltplan mit Addierer, AND, EXOR, Funktionsselect s0, s1, s2)
Timing: ALUAnnahme: ALU mit 32-Bit-Addierer (Conditional Sum).Man zeigt: Längster Pfad über ALU läuft durch den Addierer.Annahme: Die Funktion-Select-Bits sind mindestens vor den Operanden gültig. Dann ist garantiert, dass der kritische Pfad nicht durch die select-Eingänge bestimmt wird.
Timing: SRAMFür die folgenden Timinganalysen orientieren wir uns an dem kommerziell angebotenen SRAM CY7C1079DV33 der Firma Cypress Semiconductor (siehe folgende Folien).
Interface zu CY7C1079DV33(SRAM-Interface: A, D, /SMDdoe, SMw)
Timing: CY7C1079DV33Aus dem Datenblatt entnimmt man:]]>slides/k520-timing_wichtiger_komponenten.htmlslides/k520-Timing_wichtiger_Komponenten.mdSat, 29 Aug 2026 14:30:49 GMT<figure><img src="slides/k520-timing_wichtiger_komponenten_images/page-01.png"></figure>https://web.eecs.umich.edu/~weimerw/2025-481F/readings/slam.pdfBonusblatt: Die Lehrevaluation läuft noch bis Sonntag 12. Juli an. Füllen Sie diese aus (siehe das optionale Übungsblatt).Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Betrachten Sie den Mealy-Automaten , der durch folgende Zustandstafel definiert ist:Der Startzustand des Mealy-Automaten sei .Konstruieren Sie ausgehend von diesem Mealy-Automaten ein möglichst kleines Schaltwerk mit dem gleichen sequentiellen Verhalten. Gehen Sie dazu wie folgt vor:Zeichnen Sie für den oben definierten Mealy-Automaten das entsprechende Zustandsdiagramm.Prüfen Sie das Zustandsdiagramm auf äquivalente Zustände und fassen Sie diese zusammen. Verwenden Sie dazu folgendes, in der Vorlesung vorgestelltes Verfahren: Wenn zwei Zustände bei der gleichen Eingabe gleiche Ausgaben erzeugen und den gleichen Folgezustand annehmen, so sind sie äquivalent. Wenn zwei Zustände bei der gleichen Eingabe gleiche Ausgaben erzeugen und äquivalente Folgezustände annehmen, so sind sie auch äquivalent. Wiederholen Sie diesen Schritt, bis es keine weiteren Äquivalenzen mehr gibt. Geben Sie die von Ihnen erkannten Äquivalenzen an und markieren Sie sie in dem Zustandsdiagramm aus a). Zeichnen Sie ein reduziertes Zustandsdiagramm, in dem die äquivalenten Zustände zusammengefasst wurden.Konstruieren Sie aus dem reduzierten Zustandsdiagramm ein Schaltwerk, das möglichst wenig Flip-Flops benötigt. Geben Sie außerdem die Übergangstabelle an, die sich aus der Wahl Ihrer Zustandskodierung ergibt. Vergessen Sie nicht, den Startzustand der Flip-Flops anzugeben.Hinweis: Wie in der Vorlesung erwähnt, hängen die Kosten des Schaltkreises von der gewählten Zustandskodierung ab. Wenn in Ihrer Lösung die Anzahl der Flip-Flops addiert mit der Anzahl der Gatter (echt) weniger als 8 ergibt, erhalten Sie die Differenz als Bonuspunkte, wobei die Gatter in enthalten sein müssen.Gegeben sei der Mealy-Automat in Abb. 1, mit:, , und . und sind über das Zustandsdiagramm in Abb. 1 gegeben.(Abbildung 1: Mealy-Automat mit Zuständen und beschrifteten Übergängen.)Welche Ausgabefolge erhält man durch die Eingabe von ? In welchem Zustand befindet sich der Automat am Ende?Hinweis: Die Eingabe wird von links nach rechts eingelesen.Erstellen Sie die Zustands- und Ausgabetafel für mit Einträgen für den aktuellen Zustand , den Eingabewert , den Folgezustand und die zugehörige Ausgabe .Ein Zustand sei mit Hilfe von Booleschen Zustandsvariablen und codiert: . Für die einzelnen Zustände von sei die folgende Codierung gewählt:Geben Sie eine Boolesche Funktion , für die Ausgabe des Automaten an ( sei hierbei wieder der Eingabewert). Erläutern Sie Ihr Vorgehen.Die Funktion sei durch ihre ON-Menge gegeben:Bestimmen Sie durch Anwendung des Quine-McCluskey-Algorithmus die Primimplikantenmenge von . Geben Sie alle Zwischenschritte, d.h. alle Mengen und an.Für jeden Schritt des Algorithmus geben Sie an:Wenn die jeweiligen leer sind, können diese weggelassen werden im Gegensatz zu den . In der Vorlesung wurde immer direkt angegeben.Hinweis: Sie dürfen in dieser Aufgabe die abkürzende Schreibweise für Monome verwenden (z.B. statt "01-1" für ).Hinweis 2: Eigentlich hatten wir nicht vor, mehr als einen Schritt von Quine-McCluskey zu verlangen. Aber nach den Übungen von letzter Woche ist klar, dass zu viele nicht verstanden haben, was zusammengeführt werden kann oder nicht. Also kommt jetzt eine ganze Übung.Generieren Sie die Karnaugh Map von der Funktion, berechnen Sie die Primimplikanten, und vergleichen Sie das Resultat.Bestimmen Sie die Kosten (, ) (gemäß der Vorlesung)i) des vollständigen Polynoms (besteht aus allen Mintermen der Funktion) und ii) des reduzierten Polynoms (besteht aus allen Primimplikanten der Funktion).Ist es mit dem Quine-McCluskey-Algorithmus möglich, einen 64-bit Addierer zu optimieren? Und mit KV?Abgabe: 10. Juli 2026, 1600]]>exercises/blatt10.htmlexercises/Blatt10.mdSat, 29 Aug 2026 14:30:31 GMTKapitel 6 – Formale Spezifikation von Hardware Boolesche Ausdrücke (Wiederholung) Binäre Entscheidungsdiagramme (BDDs) Anwendung: Formale Verifikation mit BDDs Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Instit für Informatik
MotivationDer Entwurf von ReTI hat (hoffentlich) gezeigt, dass Hardware-Synthese komplex und fehleranfällig ist. Es gibt automatische Methoden, um Fehler zu finden oder ihre Abwesenheit nachzuweisen. Für ihre Anwendbarkeit muss ein Schaltkreis formal vollständig spezifiziert werden. Wir schauen uns daher Boolesche Funktionen nochmals (und genauer) an und lernen effiziente Algorithmen und Datenstrukturen zu ihrer Handhabung kennen.
Boolesche Algebren – allgemeinEs sei eine Menge, auf der zwei binäre Operationen und und eine unäre Operation definiert sind.Das Tupel heißt Boolesche Algebra, falls für alle die folgenden Axiome gelten:
Beispiele Boolescher Algebren Boolesche Algebra der Teilmengen einer Menge : Boolesche Algebra der Booleschen Funktionen in Variablen: Allgemein: Lässt sich eine Aussage direkt aus den Axiomen herleiten, dann gilt sie in allen Booleschen Algebren! Man darf beim Beweis der Aussage aber auch wirklich nur die Axiome verwenden und keine Eigenschaften der konkreten Booleschen Algebra.
Boolesche Algebra der Teilmengen von Menge: Potenzmenge von Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: AbsorptionSeien .Dann ist und .
Boolesche Algebra der Funktionen in Variablen Menge: (Menge der Booleschen Funktionen in Variablen) für alle für alle für alle Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: KommutativitätSeien . Für alle gilt:Also .
Weitere, aus den Axiomen ableitbare Regeln:Existenz neutraler Elemente:Doppeltes Komplement:Eindeutigkeit des Komplements:Idempotenz:de Morgan-Regel:Consensus-Regel:Diese Regeln gelten in allen Booleschen Algebren!
Dualitätsprinzip bei Booleschen AlgebrenPrinzip der Dualität: Gilt eine aus den Gesetzen der Booleschen Algebra abgeleitete Gleichung , so gilt auch die zu duale Gleichung, die aus hervorgeht durch gleichzeitiges Vertauschen von und , sowie und .Beispiel:
Boolesche Ausdrücke – allgemeinFormal vollständige Definition Boolescher Ausdrücke: Syntax (korrekte Schreibweise) → Def. Boolescher Ausdrücke Semantik (Bedeutung) → Interpretationsfunktion von → Zweck: Einem Rechner unzweifelhaft „beibringen", was und was nicht ein Boolescher Ausdruck ist und was seine Funktion bezüglich einer Booleschen Algebra ist.→ Zum Beispiel: Unterschied zwischen dem Ausdruck „" und der Funktion .
Syntax Boolescher AusdrückeSei eine endliche Menge von Symbolen/Variablen.Sei ein Alphabet.Definition: Die Menge der vollständig geklammerten Booleschen Ausdrücke über ist eine Teilmenge von , die folgendermaßen induktiv definiert ist: , und für sind Boolesche Ausdrücke Sind und Boolesche Ausdrücke, so auch die Disjunktion , die Konjunktion , die Negation .
Schreibweise von Konvention: Negation bindet stärker als Konjunktion , Konjunktion bindet stärker als Disjunktion .→ Klammern können weggelassen werden, ohne dass Mehrdeutigkeiten entstehen.Je nach Kontext (betrachtete Boolesche Algebra) schreibt man auch statt : die entsprechenden neutralen Elemente, statt : , statt : , statt : . → So „vereinfachte" Ausdrücke entsprechen zwar nicht genau der obigen Definition, es gibt aber für jeden solchen Ausdruck einen äquivalenten vollständig geklammerten Ausdruck im Sinne der Definition.Beispiel: Der äquivalente vollständig geklammerte Ausdruck für „" wäre „".
Semantik Boolescher AusdrückeSei eine beliebige Boolesche Algebra.Seien die neutralen Elemente von .Definition: Jedem Booleschen Ausdruck kann durch eine Interpretationsfunktion eine Boolesche Funktion von nach zugeordnet werden. wird folgendermaßen induktiv definiert:
Interpretation Boolescher AusdrückeSei ein Boolescher Ausdruck. für ein ergibt sich durch Ersetzen von durch in , für alle , und Rechnen in der Booleschen Algebra .Gilt für eine Boolesche Funktion , so sagen wir, dass ein Boolescher Ausdruck für ist, bzw. dass die Boolesche Funktion beschreibt.Zwei Boolesche Ausdrücke und heißen äquivalent () genau dann, wenn .Sie sind gleich, wenn .Wir betrachten folgend nur noch die Interpretation in .
Boolesche Ausdrücke ↔ Boolesche FunktionenLemma 1: Zu jedem Booleschen Ausdruck existiert eine Boolesche Funktion , die durch beschrieben wird.Beweis: Lemma 2: Zu jeder Booleschen Funktion existiert ein Boolescher Ausdruck, der beschreibt.Beweis: Es gilt:m.a.W. Die DNF ist ein Boolescher Ausdruck.
Zusammenhang mit SchaltkreisenLemma 3: Zu jedem Booleschen Ausdruck gibt es einen kombinatorischen Schaltkreis, der implementiert.Zu jeder Booleschen Funktion gibt es einen kombinatorischen Schaltkreis, der sie implementiert (zum Beispiel zweistufige Umsetzung der DNF/KDNF).Zu jedem kombinatorischen Schaltkreis gibt es sowohl eine Boolesche Funktion als auch einen Booleschen Ausdruck.]]>slides/k610-boolesche_ausdruecke_wiederholung.htmlslides/k610-Boolesche_Ausdruecke_Wiederholung.mdSat, 29 Aug 2026 14:28:32 GMT<figure><img src="slides/k610-boolesche_ausdruecke_wiederholung_images/page-01.png"></figure>https://www.righto.com/2026/06/intel-8087-adder-reverse-engineered.htmlBonusblatt: Die Lehrevaluation fängt am Montag 29. an. Füllen Sie diese aus (siehe das optionale Übungsblatt).Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Sei ein Addiererschaltkreis für zwei -Bit-Binärzahlen.Konstruieren Sie einen kombinierten Addierer/Subtrahierer für -Bit-Zweierkomplementzahlen basierend auf der Bibliothek . Die Operation soll über ein Inputsignal sub gewählt werden können: Wenn sub , soll eine Subtraktion durchgeführt werden, wenn sub , soll eine Addition durchgeführt werden.Erweitern Sie Ihren Schaltkreis um ein Überlaufsignal overflow, so dass overflow genau dann, wenn das Ergebnis der Addition/Subtraktion nicht als -Bit-Zweierkomplementzahl darstellbar ist.Ein -Bit Inkrementer berechnet die Funktion , mit . In der Vorlesung wurde vorgestellt, wie man einen -Bit Inkrementer nach dem beim -Bit Carry-Ripple-Addierer verwendeten Schema konstruieren kann.Konstruieren Sie nun einen schnelleren -Bit Inkrementer auf Basis des in der Vorlesung vorgestellten -Bit Conditional-Sum-Addierers. Geben Sie hierzu die Basiszelle und den rekursiven Aufbau von für an. sei hierbei eine Zweierpotenz, d.h. für .Geben Sie die Tiefe Ihres -Bit Inkrementers an, und beweisen Sie Ihre Aussage. Geben Sie die Kosten Ihres -Bit Inkrementers nur asymptotisch an, und begründen Sie lediglich kurz.Für eine Funktion mit der folgenden OFF-Menge (Reihenfolge ):Nutzen Sie KV, um die Primimplikanten zu finden. Listen Sie diese auf.Nutzen Sie das quienny von Prof. Biere, um die Primimplikanten zu finden. Um das Programm zu installieren, müssen Sie git clone https://github.com/arminbiere/quienny.git ausführen und dann ./configure && make -j. Das Programm nimmt als einziges Argument eine Datei mit allen Elementen der ON-Menge (ein Eintrag pro Zeile).Nutzen Sie dann eine Primimplikantentabelle, um die wesentlichen Primimplikanten zu finden. Nutzen Sie die Reihenfolge, die ./quienny8 ausgibt! Danach nutzen Sie Petrick's Methode, um das zyklische Überdeckungsproblem nach einem Produkt von Summen umzuwandeln.Wichtig: Wir erwarten nur, dass Sie das PIT in ein Produkt von Summen umwandeln, aber nicht, dass Sie diese Formel ausrechnen. Dies ergibt vereinfacht, dass wir haben.Abgabe: 3. Juli 2026, 1600]]>exercises/blatt09.htmlexercises/Blatt09.mdSat, 29 Aug 2026 14:28:19 GMThttps://semiwiki.com/semiconductor-manufacturers/intel/289872-inside-a-counterfeit-8086-processor/Achtung 1: Für KV werden Sie für die Klausur 4 Buntstifte brauchen (damit es lesbar ist).Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Leftovers:Sei für eine boolesche Funktion die folgende Primimplikantentafel für die Minterme und die Primimplikanten bereits ermittelt worden:Reduzieren Sie die Primimplikantentafel so weit wie möglich, geben Sie dabei die einzelnen verwendeten Reduktionsregeln an. Wenden Sie dann die Methode von Petrick an, um das aus der gegebenen Primimplikantentafel resultierende Minimalpolynom zu bestimmen. Gehen Sie dabei davon aus, dass alle Primimplikanten die gleichen Kosten haben.Gegeben sei folgender Schaltkreis in Abb. 1.(Abbildung 1: Schaltkreis mit Eingängen und Gattern bis .)Geben Sie zu jedem Gatterausgang einen Booleschen Ausdruck an, der die berechnete Funktion repräsentiert.Geben Sie die Länge des längsten Pfades in diesem Schaltkreis an.Sei für eine Boolesche Funktion die folgende Primimplikantentafel für die Minterme und die Primimplikanten bereits ermittelt worden:¹¹Auf die vorliegende Primimplikantentafel wurden bereits einige Reduktionsschritte angewendet, wovon Sie sich aber nicht weiter stören lassen sollten.Für die Kosten der Primimplikanten gilt: .Reduzieren Sie die Primimplikantentafel soweit wie möglich. Geben Sie dabei die einzelnen verwendeten Reduktionsregeln an (Name oder Nummer wie in der Vorlesung). Geben Sie an, aus welchen Primimplikanten das Minimalpolynom besteht. Falls notwendig, wenden Sie dazu die Methode von Petrick an.Hinweis: Zur Wahrung der Übersichtlichkeit ist es ratsam, mehrere Primimplikantentafeln zur Darstellung der Reduktionen zu verwenden.Gegeben sei die Boolesche Funktion mitGeben Sie die ON-Menge zu an. Verwenden Sie anschließend das Verfahren von Quine-McCluskey, um alle Primimplikanten zu berechnen. Bestimmen Sie zum Schluss mithilfe der Primimplikantentafel das Minimalpolynom.Leiten Sie nun das Minimalpolynom zu für her. Erläutern Sie Ihre Vorgehensweise und geben Sie die Anzahl der Primimplikanten im Minimalpolynom an.Sie wollen das Minimalpolynom realisieren und erkennen, dass sowohl die Kosten für eine PLA als auch die Kosten für eine direkte Schaltkreisübersetzung exponentiell mit anwächst. Sie wollen jedoch eine kostengünstigere Lösung. Sei für eine alternative Definition für . Leiten Sie die Funktion für mithilfe einer Fallunterscheidung her.Skizzieren Sie auf Basis von Aufgabenteil c) einen Schaltkreis für für mit möglichst geringer Tiefe.Hinweis: Überlegen Sie sich, wie Sie wählen müssen, um eine möglichst geringe Tiefe zu erreichen.Benutzen Sie Ihren Schaltkreis aus Aufgabenteil d), um sich einen Schaltkreis für zu überlegen, der ebenfalls eine möglichst geringe Tiefe hat. Dabei sei , mit . Geben Sie in Abhängigkeit von die Kosten und Tiefe Ihres Schaltkreises an. In diesem Aufgabenteil ist keine Skizzierung des Schaltkreises erforderlich.Addieren Sie die folgenden Paare von 6-Bit Zweierkomplementzahlen mit der in der Vorlesung gezeigten Methode. Ist das Ergebnis nicht als 6-Bit Zweierkomplementzahl darstellbar, so geben Sie dies explizit an und begründen Sie. und und und Abgabe: 26. Juni 2026, 1600]]>exercises/blatt08.htmlexercises/Blatt08.mdSat, 29 Aug 2026 14:27:30 GMTKapitel 5 – Timing Physikalische Eigenschaften Timing wichtiger Komponenten Exaktes Timing von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Wiederholung: Übergang beim RS-FlipflopZustand Zustand :(Schaltplan: /R, G2, G1, /S, Q, /Q)Senke /S zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls).Nach Zeit ist . Nach Zeit ist .„Gatter brauchen Zeit zum Schalten!" Aber wie lange ist , ? Oder wie lange muss ein Puls mindestens dauern? (= Pulsweite).
Wiederholung: Timing-Diagramm D-LATCHWie lange müssen die einzelnen Signale aktiv sein, damit der Schreibvorgang reibungslos abläuft? D. h. Wie lange ist Setup-Zeit , Hold-Zeit , Pulsweite ?
Physikalische Signale ↔ Logische SignaleIn jeder Technologie gibt es eine Versorgungsspannung (z.B. bei NanGate). Eine Spannung wird als logischer Wert interpretiert. Am Eingang (Input) eines Gatters: , . „Wie interpretiert ein Gatter anliegende Spannungswerte an seinen Inputs?" Am Ausgang (Output) eines Gatters: , . „Mit welchem Spannungswert signalisiert ein Gatter eine logische 0/1 am Ausgang?" , , , eines Bausteins sind gegeben.
Zusammenschalten von GatternWill man den Ausgang eines Gatters mit dem Eingang eines Gatters verbinden, dann sollte gelten:Sonst werden Signale falsch interpretiert.
Beispiel: NanGateEntsprechend Output-Pegel , .
Verzögerung
Beispiel-Spannungsverlauf ,
Allgemeine Bemerkung zu VerzögerungszeitenIm Allgemeinen gilt nicht , so dass man nicht einfach als Verzögerungszeit definieren kann. wird verformt.Die Verzögerungszeit (Propagation Delay) wird definiert alsbezüglich einer festen „Referenzspannung" mit (Bsp.: bei NanGate).Bestimme , mit .
Angaben zur VerzögerungszeitIn der Regel gibt es verschiedene Verzögerungszeiten für Übergänge am Ausgang: : Verzögerungszeit bei . : Verzögerungszeit bei .
Modellierung der VerzögerungszeitProblem bei der Modellierung der Verzögerungszeit bezüglich fester Spannung : Keine Aussage darüber, wann logische Signale 0 oder 1 sind, d. h. physikalische Signale unterhalb oder oberhalb sind.
Illustration des Problems→ Ähnliches Problem am Gattereingang.
Anstiegs- und AbfallzeitenFür jedes Signal braucht man also zusätzliche Informationen über: Anstiegszeit (Rise Time) = Zeit, in der Signal von nach steigt. Abfallzeit (Fall Time) = Zeit, in der Signal von nach fällt. Bzw. noch genauer würde man eigentlich benötigen: Anstiegszeit von nach Abfallzeit von nach
Beschränkung dieser ZeitenDie in unseren Analysen verwendeten Gatter haben die folgende angenehme Eigenschaft: mit folgender Eigenschaft: Falls rise/fall time am Gattereingang, dann rise/fall time am Gatterausgang.
Beispiel: NanGateNanGate für spezifiziert. Bausteine NAND, NOT, AND, OR, EXOR. zwischen und () Die Zeiten, an denen die entsprechenden Signale wohldefinierte logische Werte 0, 1 annehmen, unterscheiden sich von denen für um höchstens .
BemerkungEine rise/fall time an den primären Eingängen einer Schaltung kann man garantieren, wenn man den Schaltvorgang zur Zeit beginnt und spätestens zur Zeit abschließt.
VerzögerungszeitNach welcher Zeit ist spätestens logisch 1, wenn der Schaltvorgang von 0 nach 1 bei zur Zeit 0 angefangen hat und zur Zeit spätestens beendet ist?a. b. c. d.
Analyse der Verzögerungszeit einer Kette von Gattern (2/3) durchläuft nach .
Analyse der Verzögerungszeit einer Kette von Gattern (3/3)Durchläuft nach Zeit die Spannung , dann durchläuft die Spannung nach .Falls mit Anstiegszeit , dann auch .Also ist auf jeden Fall zur Zeit logisch 1.Beginnt man im Beispiel den Schaltvorgang bei und beendet ihn bei , dann gilt und ist spätestens nach logisch 1.
VereinbarungenIm Folgenden soll „Signal wird zum Zeitpunkt abgesenkt/angehoben" bedeuten: wird abgesenkt/angehoben mit .Desweiteren sind alle Zeitangaben in ns. Wir nehmen außerdem in Zukunft immer an: rise/fall times .
Einfluss auf VerzögerungszeitenVerzögerungszeiten von Gattern sind nicht konstant, sondern werden beeinflusst durch: Betriebstemperatur Fertigungsprozess des Chips kapazitive Last am Gatterausgang (Fanout) (Gattereingänge, die mit einem Gatterausgang verbunden sind, verhalten sich wie Kondensatoren, d. h. sie werden beim Schalten ge- bzw. entladen.)
Worst-case Timing-AnalyseWegen Abhängigkeit der Verzögerungszeit von Temperatur, Fertigungsprozess und Fanout werden vom Hersteller keine festen Zeiten / angegeben, sondern 3 Werte: = untere Schranke = obere Schranke = typischer Wert (???)
min, max und typ (1/2)Für die tatsächliche Verzögerungszeit gilt:Wir nehmen in den folgenden Analysen an, dass im Intervall liegt, falls die Temperatur im Bereich liegt („kommerzieller Temperaturbereich" 0 – 70 °C, „militärischer Temperaturbereich" – 125 °C) und bestimmte kapazitive Last nicht überschritten wird. wird so gewählt, dass mit Einhalten einer Fanoutbeschränkung von 10, auf keinen Fall überschritten wird.
min, max und typ (2/2)Für gilt ebenfalls . Beim Rechnen mit macht man aber einen Fehler mit unbekannter Größe.→ Kein Rechnen mit , sondern mit Intervallen .
Exkurs: Rechnen mit Intervallarithmetik (1/2)Definition: Ein Intervall auf ist eine zusammenhängende und abgeschlossene Teilmenge von . Man bezeichnet es auch als das abgeschlossene Intervall von bis .Wir betrachten hier nur die Menge der abgeschlossenen Intervalle auf .Es gilt:(eine reelle Zahl kann aufgefasst werden als das Punktintervall von bis )
Exkurs: Rechnen mit Intervallarithmetik (2/2)Definition: Gegeben ein Operator in . Der dazugehörige Operator auf ist definiert als:für .Beispiele:
BemerkungenWir schreiben vereinfachend nur „op" statt „". Für uns sind nur , und als Operator von Bedeutung (bzw. nur mit Punktintervallen).Ein Intervall bezeichnen wir mit .
Beispiel: AND-Gatter
Fall 1, fest auf 1. von 0 auf 1 zum Zeitpunkt (genauer: „ geht von 0 auf 1 und durchläuft zum Zeitpunkt ")→ Änderung von zur Zeit:→ Änderung von zur Zeit:
Fall 1 – Timing-Diagramm
Fall 2, , können sich zum Zeitpunkt ändern, sind vorher und nachher stabil. Es ist unbekannt, wieviele Signale sich ändern und wie sie sich ändern.→ Gröbere Abschätzungen
Gröbere AbschätzungBestimme Zeitintervalle, zu denen Gatter überhaupt schalten können. ist beliebiges Gatter oder eine Schaltung. Gesucht ist ein Intervall , in dem die Verzögerungsintervalle aller möglichen Schaltvorgänge enthalten sind.Definiere:Dann ist das gesuchte Intervall (also pessimistisch geschätzt).
Timing-AbschätzungIn welchem Intervall kann schalten?
Gröbere AbschätzungBestimmung von Zeitintervallen, zu denen Gatter überhaupt schalten können:Annahmen: schaltet im Intervall . schaltet im Intervall . Die Verzögerungszeiten von sind gegeben durch: , . Dann gilt mit und :Also kann schalten im Intervall .Man könnte auch den Vereinigungsoperator „" definieren mit:
Anwendung auf Beispiel, Fall 2Wenn die Gatter schalten, dann in folgenden Intervallen: , , : : :
Fall 2 – Timing-Diagramm
Interpretation des Timing-DiagrammsWas kann im grauen Bereich passieren? Beispiel: : : Annahme: AND-Gatter haben folgende (feste) Verzögerungszeiten: AND-Gatter: , AND-Gatter: ,
Timing-Diagramm zum Beispiel AND: , AND: , : : → SpikeIn manchen Anwendungen will man Spikes verhindern (z.B. FlipFlops).
Spikefreies Umschalten von GatternZiel: Übergang von zu , ohne Spike am Ausgang.Bemerkung: Der Übergang bzw. umgekehrt ist der einzige, bei dem an AND/NAND-Gattern ein Spike auftreten kann.
AND-GatterWähle sicheren Abstand.
Sicherer Abstand für Senken von und Anheben von Lemma: Man kann zeigen, dass Übergänge für und mit Abstand sicher sind, d. h. keine Spikes am Ausgang entstehen können.
Zum Beweis – Timing im Gatter Senke bei . → wegen spätestens bei Grund: Bei tatsächlichem Schalten von wegen würde das Signal spätestens nach den Wert durchlaufen und wäre 0 spätestens nach . Interner Umschaltvorgang „ wegen " muss also spätestens nach beendet sein. Hebe (bzgl. !) zum Zeitpunkt . → Zum Zeitpunkt gilt auf jeden Fall noch . Also: Vor : Nach : → Übergänge für und mit Abstand ().
Analog: Spikefreies Umschalten bei NANDKritischer Übergang: Zuerst , dann .Daraus ergibt sich der Abstand ]]>slides/k510-physikalische_eigenschaften.htmlslides/k510-Physikalische_Eigenschaften.mdSat, 29 Aug 2026 14:26:56 GMT<figure><img src="slides/k510-physikalische_eigenschaften_images/page-01.png"></figure>Kapitel 2 – Kodierung Kodierung von Zeichen Kodierung von Zahlen Anwendung: ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
ZahlensystemeDefinition: Ein Zahlensystem ist ein Tripel mit den folgenden Eigenschaften: ist eine natürliche Zahl, die Basis des Stellenwertsystems. ist eine -elementige Menge von Symbolen, den Ziffern. ist eine Abbildung, die jeder Ziffer umkehrbar eindeutig eine natürliche Zahl zwischen und zuordnet.
Beispiele für Zahlensysteme
FestkommazahlenDefinition: Eine Festkommazahl ist eine endliche Folge von Ziffern aus einem Zahlensystem zur Basis mit Ziffernmenge . Sie besteht aus Vorkommastellen () und Nachkommastellen. Der Wert einer nicht-negativen Festkommazahlist gegeben durch
Festkommazahlen: SchreibweiseVorkomma- und Nachkommastellen werden zur Verdeutlichung durch ein Komma oder einen Punkt getrennt:Um anzudeuten, welches Zahlensystem zu Grunde liegt, wird gelegentlich die Basis als Index an die Ziffernfolge angehängt.Beispiel ():
Negative FestkommazahlenIm Folgenden werden Basis 2 und 0 Nachkommastellen angenommen. Bei der Darstellung negativer Festkommazahlen nimmt die höchstwertigste Stelle eine Sonderrolle ein: Ist , so handelt es sich um eine nichtnegative Zahl.Bei der Darstellung negativer Zahlen gibt es folgende Alternativen:Betrag und Vorzeichen:Einer-Komplement-Darstellung:Zweier-Komplement-Darstellung:
Betrag und VorzeichenBeispiel: Der Zahlenbereich ist symmetrisch: Kleinste Zahl: , größte Zahl: Man erhält zu die inverse Zahl, indem man das erste Bit komplementiert. Zwei Darstellungen für die Null (000 und 100 im Beispiel).
Einer-KomplementBeispiel: Der Zahlenbereich ist symmetrisch: Zwei Darstellungen für die Null (000 und 111 im Beispiel). Man erhält zu die inverse Zahl, indem man alle Bits komplementiert (siehe Lemma nächste Folie).
Einer-Komplement: InversionLemma: Sei eine Festkommazahl, die Festkommazahl, die aus durch Komplementieren aller Bits () hervorgeht. Dann gilt .Beweis: ...
Zweier-KomplementBeispiel: Der Zahlenbereich ist asymmetrisch: Die Zahlendarstellung ist eindeutig, auch für die Null. Man erhält zu die inverse Zahl, indem man alle Bits komplementiert und an der niederwertigsten Stelle 1 addiert (siehe Lemma nächste Folie).
Zweier-Komplement: InversionLemma: Sei eine Festkommazahl, die Festkommazahl, die aus durch Komplementieren aller Bits () hervorgeht. Dann gilt .Beweis: Übung
Vorteil von Zweier-KomplementWir werden später Schaltungen betrachten, die zwei Zahlen als Eingaben nehmen und ihre Summe oder Differenz an den Ausgängen bereit stellen (Addierer, Subtrahierer). Es stellt sich heraus, dass diese Schaltungen besonders einfach sind, wenn Negativzahlen im Zweier-Komplement dargestellt werden. Daher wird in der Praxis oft die Zweier-Komplement-Darstellung verwendet.
Festkommazahlen – ÜbersichtBetrag mit Vorzeichen:Einerkomplement:Zweierkomplement:Beispiel:
ZahlenkodierungBeantworte folgende Fragen ():Schreibe im Dezimalsystem:
ZahlenkodierungBeantworte folgende Fragen ():Schreibe im Dezimalsystem: Berechne : 5. 6. 7. 8. 9. 10.
Beispiel FestkommazahlenFrage: Welche der Aussagen sind wahr für die Zahl ?a. b. c. ist das (additive) Inverse zu d.
Probleme von FestkommazahlenBetrachte (positive) Festkommazahlen mit Vor- und Nachkommastellen, Vorzeichenbit .Keine ganz großen bzw. kleinen Zahlen darstellbar! Größte Zahl: Kleinste Zahl: Operationen sind nicht abgeschlossen! ist nicht darstellbar, obwohl die Operanden darstellbar sind.Rechengesetze wie Assoziativgesetz gelten nicht, da bei ihrer Anwendung evtl. der darstellbare Zahlenbereich verlassen wird!Beispiel:
Gleitkomma-ZahlenDie verfügbaren Bits werden in Vorzeichen , Exponent und Mantisse unterteilt.Einfache Genauigkeit (insg. 32 Bit) – "float":Doppelte Genauigkeit (insg. 64 Bit) – "double":Implementierungsdetails: siehe IEEE754-Standard, bzw. Computer Architecture Vorlesung.]]>slides/k220-kodierung_von_zahlen.htmlslides/k220-Kodierung_von_Zahlen.mdSat, 29 Aug 2026 14:26:47 GMT<figure><img src="slides/k220-kodierung_von_zahlen_images/page-01.png"></figure>Kapitel 1 – Grundlagen Mathematische Grundlagen Beispielrechner ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
ReTI (Rechner Technische Informatik) Ursprünglich eingeführt in [Keller,Paul] unter dem Namen ReSa („Rechner Saarbrücken"). Hier wird ReTI zunächst abstrakt eingeführt. Alle Speicher bestehen aus unendlich vielen Speicherzellen, die beliebig große ganze Zahlen aufnehmen können. Später wird die tatsächliche Implementierung von ReTI unter realistischen Annahmen thematisiert.
Abstrakte ReTI-Maschine Zwei unendlich große Speicher Datenspeicher S für Daten (beliebig große Zahlen). = Inhalt von Zelle des Datenspeichers, Adresse. Programmspeicher P für Maschinenbefehle. Lade-/Speicher-, Rechen-, Sprungbefehle – siehe später. = Inhalt von Zelle des Programmspeichers. Zentraleinheit CPU (Central Processing Unit) Vier für Benutzer sichtbare Register. PC = Befehlszähler (Program Counter). ACC = Akkumulator. IN1, IN2 = Indexregister 1 und 2.
Aufbau von ReTI
Programmablauf Programme bzw. Daten stehen beim Start der maschine in P bzw. S. Programm beginnt bei Zelle 0 von P. Inhalt von P wird nicht geändert. Maschine arbeitet in Schritten In jedem Schritt : Ausführung eines Befehls: wird als Befehl interpretiert und in Schritt ausgeführt. PC erhält neuen Wert (abhängig von Befehl). Bei Programmstart ist .
ReTI-Befehle und ihre Wirkung Load/Store: Laden von Werten aus dem Datenspeicher S bzw. Schreiben von Werten in S. Compute: Berechnungen (hier zunächst Addition und Subtraktion). Mit Werten im Datenspeicher S. Mit Absolutwerten (Immediate). Indexregister: Indirekte Speicheradressierung (siehe unten). Sprungbefehle: Bedingte und unbedingte Sprünge.
Load/Store Transport von Daten zwischen ACC und Datenspeicher.LOAD i: Lädt Inhalt von Speicherzelle in Akkumulator ACC und erhöht PC um 1.STORE i: Speichert den Inhalt von ACC in und erhöht PC um 1.
Load/Store: Übersicht
Beispielprogramm Ein Programm, das Inhalte von Speicherzelle (= ) und (= ) vertauscht.LOAD 0 ; ACC := S(0) = x STORE 2 ; S(2) := ACC = x LOAD 1 ; ACC := S(1) = y STORE 0 ; S(0) := ACC = y LOAD 2 ; ACC := S(2) = x STORE 1 ; S(1) := ACC = x
Compute-Befehle Verknüpfe den Inhalt von ACC mit oder mit einer Konstante und speichere das Ergebnis in ACC ab. ADD, SUB = Compute memory-Befehle ADDI, SUBI = Compute immediate-Befehle Beides zusammen ergibt die Compute-Befehle. Bei Compute memory: Interpretiere Parameter direkt als Speicheradresse.
Immediate-Befehle Interpretiere Parameter direkt als Konstante.Anmerkung: ADDI und SUBI sind Compute Befehle. LOADI ist den Load-/Store-Befehlen zuzuordnen.
Indexregister-Befehle
Beispielprogramm für Indexregister-Befehle , Kopiere in Zelle :LOAD 0 ; ACC := S(0) = x MOVE ACC IN1 ; IN1 := ACC = x LOAD 1 ; ACC := S(1) = y STOREIN1 0 ; S(x) = S(IN1+0) := ACC = y
Sprung-Befehle Manipulation des Befehlszählers. JUMP für unbedingte Sprünge, JUMPc mit für bedingte Sprünge. Mit bedingten Sprüngen kann man Programmschleifen und bedingte Anweisungen realisieren!
Beispielprogramm ; , LOADI 0 ; ACC := 0 STORE 2 ; S(2) := 0 LOAD 1 ; ACC := S(1) SUBI 1 ; ACC := ACC − 1 STORE 1 ; S(1) := ACC JUMP< 5 ; PC := PC + 5, falls ACC < 0 LOAD 2 ; ACC := S(2) ADD 0 ; ACC := ACC + S(0) STORE 2 ; S(2) := ACC JUMP -7 ; PC := PC − 7 JUMP 0 ; PC := PC
Zusammenfassung Rechner ReTI wird uns im weiteren Verlauf der Vorlesung als Illustrator und Anwendungsbeispiel für die vorgestellten Konzepte dienen.]]>slides/k120-beispielrechner_reti.htmlslides/k120-Beispielrechner_ReTI.mdSat, 29 Aug 2026 14:26:19 GMT<figure><img src="slides/k120-beispielrechner_reti_images/page-01.png"></figure>https://www.righto.com/2024/12/this-die-photo-of-pentium-shows.html?m=1! Quine-McCluskey ist ein Algorithmus, um genau die Größe klein zu halten (leider skaliert der Algorithmus nicht).Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Betrachten Sie das PLA in Abbildung 2, der die beiden Funktionen realisiert. Inverter sind in dieser Abbildung als schwarze Punkte dargestellt.Geben Sie die Polynome an (Sie sollten Disjunktionen von Mintermen erhalten).Geben Sie die Kosten an.(Abbildung 1: Ein PLA mit Eingängen und Ausgängen .)Zeichnen Sie für und jeweils einen 4-dimensionalen Würfel (Hypercube), in dem bzw. markiert ist.Eine Hypercube-Vorlage im PNG- und PDF-Format finden Sie bei den Vorlesungsmaterialien unter "Zusatzmaterial" (Zugang über Ilias oder die Vorlesungsseiten).Geben Sie das Karnaugh-Veitch-Diagramm an.Geben Sie alle Minterme der Funktion an. Berechnen Sie einen Schritt des Quine-McCluskey-Algorithmus. Führen Sie also einen Schritt der Vereinheitlichung durch:00-11, 001-1, 0-101, 0110-, 0-111, 011-1 Zeigen oder widerlegen Sie: Alle Primimplikanten einer booleschen Funktion sind wesentlich.Abgabe: 19. Juni 2026, 1600]]>exercises/blatt07.htmlexercises/Blatt07.mdSat, 29 Aug 2026 14:26:10 GMThttps://www.righto.com/2025/11/unusual-386-standahtml?m=0Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Löschen Sie alle unnützen Klammern, ohne die Terme umzuordnen:Sei eine Boolesche Algebra.Die Beweise unten dürfen nur durch Anwendung der Axiome (Kommutativität, Assoziativität, Absorption, Distributivität, Komplementregel), die in der Vorlesung bewiesenen Existenz und Eindeutigkeit der neutralen Elemente (inklusive Korollar), die Eindeutigkeit des Komplements und die De-Morgan-Regel¹. In jedem Schritt geben Sie explizit an, welche Regeln angewendet werden.Wir definieren plus, das inverse und mal als:Achtung: ist hier nicht die Disjunktion, wenn !Zeigen Sie, dass ein Boolescher kommutativer Ring ist, d.h.:a. Assoziativität von b. Kommutativität von c. 0 ist das neutrale Elementd. Zu jedem gibt es ein inverses , sodasse. Assoziativität von f. Kommutativität von g. DistributivitätAchtung: Der Beweis ist nicht für eine bestimmte Algebra (also weder für noch für Mengen) gemacht werden.¹Dieser kann auch abgeleitet werden, aber das wird hier angenommen.Wie heißt der standardmäßig für ? (mit als und als ) ist auch eine Boolesche Algebra (über Mengen). Ist ein Ring? Was ist der in diesem Fall?Es ist übrigens immer möglich von dem Booleschen Ring zurück zur Booleschen Algebra zu gehen:Wie Ihnen vielleicht aufgefallen ist, wurde in der Vorlesung nur für das NAND-Gatter und den Inverter (NOT) die CMOS-Realisierungen vorgestellt. Dies ist dadurch begründet, dass diese beiden Gatter ausreichen, um alle Booleschen Funktionen zu realisieren. Tatsächlich ist das NAND-Gatter dafür ausreichend.Realisieren Sie die folgenden Gatter der Standardbibliothek (STD) nur durch Verwendung von NAND-Gattern: AND NOT OR NOR (negiertes OR) XOR XNOR (negiertes XOR) Die Kosten für die Realisierung eines Gatters dürfen dabei nicht größer als 5 sein.Achtung: Die Kostenfunktionen kommen erst Montag dran (k331, Folie 22).Die Funktion sei durch ihre ON-Menge gegeben (in der Reihenfolge ):Bestimmen Sie anhand von Karnaugh-Diagrammen die Primimplikanten.Hinweis: Es gibt mehr als 5.Bestimmen Sie die Kosten (, ) (gemäß der Vorlesung)i) des vollständigen Polynoms (besteht aus allen Mintermen der Funktion) und ii) des reduzierten Polynoms (besteht aus allen Primimplikanten der Funktion).Sei eine boolesche Funktion. sei monoton wachsend, d.h. für und gilt:wobei wie folgt definiert ist:Zeigen Sie: Jeder Primimplikant von enthält nur positive Literale.Hinweis: Beweis durch Widerspruch.Zeigen Sie: Das Minimalpolynom von ist eindeutig bestimmt.Hinweis: Zeigen Sie, dass alle Primimplikanten wesentlich sind.Abgabe: 12. Juni 2026, 1600]]>exercises/blatt06.htmlexercises/Blatt06.mdSat, 29 Aug 2026 14:25:38 GMTKapitel 2 – Kodierung Kodierung von Zeichen Kodierung von Zahlen Anwendung: ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
MotivationEin Rechner speichert, verarbeitet und produziert Informationen. Alle Ergebnisse müssen als Funktion der Anfangswerte exakt reproduzierbar sein. → Informationsspeicherung und Verarbeitung müssen exakt sein.Probleme: Noise, Crosstalk, Abschwächung → Es gibt keine exakte Datenübertragung oder Datenspeicherung. → Ziel: Quantisierung der Informationsspeicherung mit Signal groß gegenüber maximaler StörungBinär-Codierung (nur zwei Zustände) ist die einfachste (und sicherste) Signal-Quantisierung. BIT als grundlegende Informationseinheit
MotivationEin Rechner kann üblicherweise Zeichen verarbeiten (Textverarbeitung) mit Zahlen rechnen Bilder, Audio- und Videoinformationen verarbeiten und darstellen ... Ein Algorithmus kann zwar prinzipiell mit abstrakten Objekten verschiedener Art operieren, aber diese müssen im Rechner letztendlich als Folgen von Bits repräsentiert werden.→ Kodierung!
Kapitel 2.1 – Kodierung von ZeichenWie werden im Rechner Zeichen dargestellt? Codes fester Länge „Längenoptimale Kodierungen" von Zeichen: Häufigkeitscodes (Bsp.: Huffman-Code)
Alphabete und WörterDefinition: Eine nichtleere Menge heißt (endliches) Alphabet der Größe . heißen Zeichen des Alphabets.ist die Menge aller endlichen Wörter über dem Alphabet . heißt Länge des Wortes . Das Wort der Länge 0 wird mit bezeichnet.Beispiel: Sei . Dann ist bcada ein Wort der Länge 5 über .
CodeSei ein endliches Alphabet der Größe . Eine Abbildung oder heißt Code, falls injektiv ist. Die Menge heißt Menge der Codewörter. Ein Code heißt Code fester Länge. Für einen Code fester Länge gilt: . Ist mit , so können die zusätzlichen Bits zum Test auf Übertragungsfehler verwendet werden.
Codes fester LängeDie Kodierung eines jeden Zeichens besteht aus Bits.Diese Kodierungen sind recht einfach zu behandeln. Unter Umständen wird für sie aber mehr Speicherplatz gebraucht als unbedingt nötig.
Beispiel: ASCII-Tabelle
Häufigkeitsabhängige CodesZiel: Reduktion der Länge einer Nachricht durch Wahl verschieden langer Codewörter für die verschiedenen Zeichen eines Alphabets (also kein Code fester Länge!)Idee: Häufiges Zeichen → kurzer Code Seltenes Zeichen → langer Code Unicode UTF-8 (1–4 Bytes) ist nun der Standard.Voraussetzungen: Häufigkeitsverteilung bekannt → statische Kompression wenn unbekannt → dynamische Kompression
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32, 43
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32, 43, 57
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32, 43, 57, 100
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32, 43, 57, 100
Huffman-CodeDer Huffman-Code ist der bekannteste häufigkeitsabhängige Code (statische Kompression). Kommt als Teilschritt z.B. in MP3 oder JPEG vor.Beispiel:Baue binären Baum, indem die beiden kleinsten Häufigkeiten jeweils zu einem neuen Knoten addiert werden.Erzeugte Knotenwerte: 9, 10, 13, 17, 23, 32, 43, 57, 100Markiere nun die linken Kanten mit 0 und die rechten Kanten mit 1, fertig ist der Huffman-Code!
Erzeugte Huffman-KodierungErzeugte Kodierung:Knotenwerte im Baum: 9, 10, 13, 17, 23, 32, 43, 57, 100
Huffman-Code: DekodierungErzeugte Kodierung: Lesen des Bitstromes bis Symbol erkannt wurde. Erkanntes Symbol ausgeben und weiter mit 1.
PräfixcodesDefinition: Sei ein Alphabet der Größe . heißt Präfix von , falls und . Ein Code heißt Präfixcode, falls es kein Paar mit gibt, so dass Präfix von .Der Huffman-Code ist ein Präfixcode. Bei Präfixcodes können Wörter über eindeutig dekodiert werden (sie entsprechen Binärbäumen mit Codewörtern an den Blättern). Huffman-Code ist ein bzgl. mittlerer Codelänge optimaler Präfixcode (unter Voraussetzung einer bekannten Häufigkeitsverteilung) – ohne Beweis.
Beispiel PräfixcodesFrage: Welche dieser Codes sind Präfixcodes?a. , , b. , , c. , , mit d. Keiner der Obigen.
Weitere VerfahrenEs gibt zahlreiche Ansätze zur Datenkompression. (Beispiel: Lempel-Ziv-Welch.) In Programmtexten gibt es häufig viele Leerzeichen, gleiche Schlüsselwörter und so weiter. → Kodiere Folgen von Leerzeichen bzw. Schlüsselwörter durch kurze Codes. Das wird z.B. bei GIF und TIFF genutzt. Das soll auch funktionieren, wenn man noch nicht weiß, welche Zeichenketten häufig vorkommen.]]>slides/k210-kodierung_von_zeichen.htmlslides/k210-Kodierung_von_Zeichen.mdSat, 29 Aug 2026 14:24:36 GMT<figure><img src="slides/k210-kodierung_von_zeichen_images/page-01.png"></figure>https://www.righto.com/2026/02/8087-instruction-decoding.htmlBitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Die formale Beschreibung eines Schaltkreises über der Bibliothek STD sei gegeben durchwobei:Zeichnen Sie .Führen Sie für eine symbolische Simulation durch (geben Sie für jedes Gatter die an seinem Ausgang berechnete Funktion an).Finden Sie eine möglichst kostengünstige CMOS-Realisierung (bzgl. Anzahl der p- und n-Kanal-Transistoren aus der Vorlesung) für ein neues Gatter, welches die folgende boolesche Funktion berechnet:Achten Sie darauf, dass es in Ihrem Gatter keinen Kurzschluss gibt, d.h. für keine Eingangsbelegung gibt es einen leitenden Pfad von der Spannungsquelle (1) zur Masse (0). Selbstzerstörerische Gatter bekommen keine Punkte.Hinweis 1: Die volle Punktzahl erreichen Sie für eine ordentlich gezeichnete funktionierende Lösung mit maximal 6 Transistoren.Hinweis 2: Zum Abbilden der Transistoren kann ich nur TikZ empfehlen:\begin{circuitikz}[transform shape, scale=1.0] \draw (0,0) node[nmos] (nmos_a) {}; \draw (-5,-1) node[pmos] (pmos_b) {}; \path (pmos_b.S) edge node[above] {something} (nmos_a.D); \end{circuitikz} Hinweis 3: Die Realisierung darf auch per Hand produziert werden. Es gibt einen Punkt dafür, dass die Realisierung ordentlich gezeichnet ist. Mit dem Computer produzieren erhöht die Wahrscheinlichkeit, dass Sie diesen Punkt bekommen.Sei , mit , ein Schaltkreis über einer Zellbibliothek BIB und eine Eingangsbelegung, .Dann ist eine Belegung für alle Knoten gegeben durch folgende Definition (siehe Kap. 3.1.2 Folie 12): , und falls mit , , dann . Zeigen Sie, dass die Belegung eindeutig ist, wenn der Graph azyklisch ist. Beweisen Sie dafür die Teilaussagen in a) - c).Hinweis: Ein formaler Beweis ist nicht zwingend notwendig. Informale, jedoch ausführliche und nachvollziehbare Begründungen sind ebenfalls ausreichend.Hinweis: Sobald Sie eine Teilaussage bewiesen haben, sollten Sie diese in den folgenden Teilaufgaben verwenden.Jeder azyklische Graph hat mindestens eine Wurzel.Hinweis: Beweis durch Widerspruch.Für jeden azyklischen Graphen ist eine topologische Sortierung möglich. Eine topologische Sortierung der Knoten eines gerichteten Graphen wird definiert als eine bijektive Abbildungmit(d.h. jedem Knoten wird eine eindeutige Nummer zugewiesen und der Anfangsknoten jeder Kante hat eine kleinere Nummer als ihr Endknoten.)Mit einer topologischen Sortierung von ist die Belegung eindeutig.Hinweis: Führen Sie den Beweis durch vollständige Induktion über die Anzahl von Knoten im Graphen.Abgabe: 05. Juni 2026, 1600]]>exercises/blatt05.htmlexercises/Blatt05.mdSat, 29 Aug 2026 14:24:29 GMThttps://web.archive.org/web/20150910081347/http://www.envisage-project.eu/proving-androAchtung 2: Nächste Woche ist Pfingstpause. Da gibt es also keine Tutorate und keine Abgabe.Achtung 3: Am 4. Juni ist wieder Feiertag. Die Tutorate von Donnerstag fallen also aus.Bitte ankreuzen welches von beiden Punkte passt:□ Ich habe die Aufgaben selbst versucht zu lösen und möchte ein Korrektur a) mir ist bewusst, dass signifikante Bearbeitung reicht zum Bestehen des Blatts b) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) □ Ich habe irgendwann die KI gefragt und einfach abgeschrieben. In diesem Fall: a) muss ich alle Aufgaben abgeben, das reicht zum Bestehen dieses Blatts b) mir ist bewusst, dass ich keine Korrektur bekommen werde c) mir ist bewusst, dass ich vielleicht trotzdem Vorrechnung muss (ohne meine Notizen!) Die Bewertung passiert nur wenn diese Aufgabe beantwortet wurde.Nutzen Sie das retiquiz Programm von Prof. Biere, das Sie letzte Woche installiert haben. Nutzen Sie es mit ./retiquiz <ihre-matrikel-nummer>. Schreiben Sie hier das Resultat auf, mit der Anzahl an Punkten, die Sie bekommen haben. Falls Sie zu zweit abgeben, reicht es, wenn es die Matrikelnummer von einem von Ihnen ist. Geben Sie Ihre ganze Lösung an, also sowohl der Aufruf, das Programm mit den fehlenden Bits und auch die Punktzahl, wie zum Beispiel (wo ich immer '0' geraten habe):$ ./retiquiz 42 ReTI Machine Code Quiz Version 0.0.2 retiquiz 42 16 Enter hexadecimal digits as an answer or space ' ' to skip a question or 'q' to quit. For irrelevant '*' in the machine code use '0'. Asking 16 questions. INSTRUCTION ; PC CODE STOREIN1 13 ; 00000000 0000000d ✗ expected 9 in 9000000d at I[31:28] LOADIN2 IN1 5 ; 00000001 61000005 ✓ STOREIN2 12 ; 00000002 0000000c ✗ expected a in a000000c at I[31:28] LOADI IN1 28 ; 00000003 0100001c ✗ expected 7 in 7100001c at I[31:28] LOADIN1 ACC 17 ; 00000004 53000001 ✗ expected 1 in 53000011 at I[7:4] JUMP!= -28 ; 00000005 e80fffe4 ✗ expected f in e8ffffe4 at I[23:20] JUMP> -7 ; 00000006 c8f0fff9 ✗ expected f in c8fffff9 at I[19:16] JUMP> -27 ; 00000007 08ffffe5 ✗ expected c in c8ffffe5 at I[31:28] LOADIN2 ACC 3 ; 00000008 63000003 ✓ LOADIN1 ACC 19 ; 00000009 50000013 ✗ expected 3 in 53000013 at I[27:24] LOADIN2 IN1 13 ; 0000000a 6000000d ✗ expected 1 in 6100000d at I[27:24] LOADIN2 ACC 0 ; 0000000b 63000000 ✓ STORE 29 ; 0000000c 8000000d ✗ expected 1 in 8000001d at I[7:4] LOADIN2 IN2 24 ; 0000000d 62000008 ✗ expected 1 in 62000018 at I[7:4] JUMP!= -27 ; 0000000e e8fff0e5 ✗ expected f in e8ffffe5 at I[11:8] LOADIN2 IN1 8 ; 0000000f 61000008 ✓ RESULT asked 100% 16/16 answered 100% 16/16 skipped 0% 0/16 correct ✓ 25% 4/16 incorrect ✗ 75% 12/16 POINTS 0 points (more answers incorrect than correct) TIME 18.10 seconds Wenn Sie ./retiquiz aufrufen, kommt jedes Mal ein neues Quiz raus, aber mit ./retiquiz <ihre-matrikel-nummer> werden Sie immer über dasselbe Programm abgefragt. So können Sie zum Beispiel das Quiz nochmal machen.Hinweis: Falls Sie LaTeX benutzen, müssen Sie ✓ und ✗ definieren, zum Beispiel mit:\usepackage{pifont} \usepackage{newunicodechar} \newunicodechar{✓}{\ding{51}} \newunicodechar{✗}{\ding{55}} Der Wert einer nichtnegativen Festkommazahl mit Vorkommastellen und ohne Nachkommastellen im Dezimalsystem ist gegeben durchBetrachtet man auch negative Festkommazahlen, dann ist es im Dezimalsystem am verbreitetsten, die Darstellung durch Betrag und Vorzeichen zu wählen. Dabei wird die höchstwertige Stelle als "Vorzeichenbit" interpretiert. ist dann auf den Wertebereich beschränkt. Wenn , dann handelt es sich um eine nichtnegative Zahl. Die Darstellung durch Betrag und Vorzeichen ordnet den folgenden Wert zu:Es gibt aber auch im Dezimalsystem Alternativen zur Betrag- und Vorzeichendarstellung.Sei , mit und für .Betrachten Sie (analog zur Einer-Komplement-Darstellung im Binärsystem) eine Neuner-Komplement-Darstellung im Dezimalsystem mit dem WertGeben Sie die größte darstellbare Zahl für und für beliebige an. Wählen Sie so, dass in der Neuner-Komplement-Darstellung der Zahlenbereich symmetrisch ist, d.h. dass die kleinste und die größte darstellbare Zahl den gleichen Betrag haben. Begründen Sie kurz Ihre Wahl.Überlegen Sie sich nun, wie das Komplementieren der Ziffern in der Neuner-Komplement-Darstellung definiert werden muss, damit das folgende Lemma 1 gilt.Lemma 1: Sei eine Festkommazahl im Dezimalsystem, die Festkommazahl im Dezimalsystem, die aus durch Komplementieren aller Ziffern hervorgeht. Dann gilt .Rechnen Sie nach, dass für die Dezimalzahl () mit Ihrer Komplementierung die Aussage von Lemma 1 gilt.Definieren Sie nun (analog zur Zweier-Komplement-Darstellung im Binärsystem) eine Zehner-Komplement-Darstellung im Dezimalsystem mit dem WertWählen Sie so, dass in der Zehner-Komplement-Darstellung die Zahlendarstellung eindeutig und zusammenhängend ist (d.h. es gibt im Bereich der darstellbaren Zahlen keine Lücke). Beweisen Sie, dass das von Ihnen gewählte , zusammen mit Ihrer Komplementierung aus Aufgabenteil b), das folgende Lemma 2 erfüllt:Lemma 2: Sei eine Festkommazahl im Dezimalsystem, die Festkommazahl im Dezimalsystem, die aus durch Komplementieren aller Ziffern hervorgeht. Dann gilt .Wie muss das "Komplementieren" einer Ziffer definiert werden, damit Lemmata 1 und 2 für ein Zahlensystem mit der Basis gelten? Begründen Sie Ihre Antwort.Gegeben sei . Geben Sie den Wert von als Einerkomplementzahl mit Nachkommastellen und als Zweierkomplementzahl mit Nachkommastellen an.Hinweis: Für ergibt sich der Wert einer Einerkomplementzahl analog zu dem in der Vorlesung vorgestellten Fall aus dem entsprechenden Wert für durch Subtraktion der größten darstellbaren Zahl mit Vorkommastellen und Nachkommastellen. Um den Wert einer Zweierkomplementzahl zu erhalten, wird bei im Vergleich zum Einerkomplement eine entsprechend größere Zahl subtrahiert, um zu verhindern, dass es zwei verschiedene Darstellungen für die 0 gibt.Stellen Sie die folgenden Zahlen als Zweierkomplementzahlen mit insgesamt 8 Bit und zwei Nachkommastellen dar. Die Dezimalzahl Die Dezimalzahl Die Hexadezimalzahl Die größte darstellbare Zahl. Die größte darstellbare Zahl, die kleiner als 1 ist. Die größte darstellbare Zahl, die kleiner als 0 ist. Abgabe: Freitag, 1600]]>exercises/blatt04.htmlexercises/Blatt04.mdSat, 29 Aug 2026 14:23:13 GMTKapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms 4.1 Karnaugh / Quine-McCluskey 4.2 Überdeckungsproblem Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Das Matrix-ÜberdeckungsproblemWir haben nun durch das Verfahren von Quine-McCluskey alle Primimplikanten von bestimmt.Die Disjunktion aller Primimplikanten ist ein Polynom, das implementiert. Es ist aber im Allgemeinen kein Minimalpolynom von .Für das Minimalpolynom benötigen wir eine kostenminimale Teilmenge von , so dass die Monome von überdecken.Diese Art von Problemen wird Matrix-Überdeckungsproblem genannt.
Das Matrix-Überdeckungsproblem: Einfaches BeispielFür eine Expedition wird ein Fahrer, ein Messtechniker und ein Kameramann benötigt. Es stehen fünf Kandidaten mit unterschiedlichen Fähigkeiten und Gehaltsvorstellungen zur Auswahl. Welches ist das kostengünstigste Team?
PrimimplikantentafelDefiniere eine Boolesche Matrix , die Primimplikantentafel von : Die Zeilen entsprechen eindeutig den Primimplikanten von . Die Spalten entsprechen eindeutig den Mintermen von . Sei ein beliebiger Minterm von . Dann gilt für Primimplikant :Der Eintrag an der Stelle ist also genau dann 1, wenn eine Ecke des Würfels beschreibt.Gesucht: Eine kostenminimale Teilmenge von , so dass jede Spalte von überdeckt ist, d.h.
Primimplikantentafel: Beispiel (1/2)Primimplikantentafel :
Primimplikantentafel: Beispiel (2/2)Gesucht: Eine kostenminimale Teilmenge von , so dass jede Spalte von überdeckt ist, d.h.Primimplikantentafel :
Erste Reduktionsregel – Wesentlicher ImplikantDefinition: Ein Primimplikant von heißt wesentlich, wenn es einen Minterm von gibt, der nur von diesem Primimplikanten überdeckt wird, also:für jeden anderen Primimplikanten von .Lemma: Jedes Minimalpolynom von enthält alle wesentlichen Primimplikanten von .1. Reduktionsregel: Entferne aus der Primimplikantentafel alle wesentlichen Primimplikanten und alle Minterme, die von diesen überdeckt werden.
Erste Reduktionsregel: Beispiel (1/2)
Erste Reduktionsregel: Beispiel (2/2)A, B, C, D sind wesentlich!
Nach Anwendung der 1. ReduktionsregelDie Matrix enthält keine wesentlichen Zeilen mehr!
Zweite Reduktionsregel – SpaltendominanzDefinition: Sei eine Boolesche Matrix. Spalte von dominiert Spalte von , wenn für jede Zeile gilt: .Nutzen für unser Problem: Dominiert ein Minterm von einen anderen Minterm von , so braucht man nicht weiter zu betrachten, da auf jeden Fall überdeckt werden muss und hierdurch auch Minterm überdeckt wird.Jeder in vorhandene Primimplikant , der überdeckt, überdeckt auch .2. Reduktionsregel: Entferne aus der Primimplikantentafel alle Minterme, die einen anderen Minterm in dominieren.
Zweite Reduktionsregel: BeispielSpalte 17 dominiert Spalte 10 ⇒ Spalte 17 kann gelöscht werden!
Dritte Reduktionsregel – ZeilendominanzDefinition: Sei eine Boolesche Matrix. Zeile von dominiert Zeile von , wenn für jede Spalte gilt: .Nutzen für unser Problem: Dominiert ein Primimplikant einen Primimplikanten , so braucht man nicht weiter zu betrachten, wenn gilt.Der Primimplikant überdeckt jeden noch nicht überdeckten Minterm von , der von überdeckt wird, obwohl er nicht teurer ist.3. Reduktionsregel: Entferne aus der Primimplikantentafel alle Primimplikanten, die durch einen anderen, nicht teureren Primimplikanten dominiert werden.
Dritte Reduktionsregel: BeispielNehme an, dass die Zeilen 5 bis 12 gleiche Kosten haben.E, F, G, H werden dominiert (von L, J, K, L bzw. L).
Dritte Reduktionsregel: BeispielNehme an, dass die Zeilen 5 bis 12 gleiche Kosten haben.E, F, G, H werden dominiert (von L, J, K, L bzw. L).
Nach Anwendung der 3. ReduktionsregelOffensichtlich kann nun wieder die erste Reduktionsregel angewendet werden, da die Zeilen I, J, K, L wesentlich sind.Die resultierende Matrix ist leer.Das gefundene Minimalpolynom ist:
Ein weiteres BeispielWelche Reduktionsregel(n) können in dem Beispiel angewendet werden?Primimplikantentafel :
Ein weiteres BeispielWelche Reduktionsregel(n) können in dem Beispiel angewendet werden?Primimplikantentafel :Kein Primimplikant ist wesentlich!
Zyklische ÜberdeckungsproblemeDefinition: Eine Primimplikantentafel heißt reduziert, wenn keine der drei Reduktionsregeln anwendbar ist. Ist eine reduzierte Tafel nicht-leer, spricht man von einem zyklischen Überdeckungsproblem.In der Praxis werden solche Probleme heuristisch gelöst. Es gibt auch exakte Methoden (Petrick, Branch-and-Bound).Primimplikantentafel :
Petrick's MethodeVerfahren: Übersetze die PIT in ein Produkt von Summen, d.h. in ein (OR, AND)-Polynom, das alle Möglichkeiten der Überdeckung enthält. Multipliziere das (OR, AND)-Polynom aus, so dass ein (AND-OR)-Polynom entsteht. Die gesuchte minimale Überdeckung ist gegeben durch das Monom, das einer PI-Auswahl mit minimalen Kosten entspricht. Primimplikantentafel :wird übersetzt in:Bei gleichen Kosten für alle PIs sind und minimal.
„Greedy-Heuristik" zur Lösung von Überdeckungsproblemen Wende alle möglichen Reduktionsregeln an. Ist die Matrix leer, ist man fertig. Sonst wähle die Zeile , die die meisten Spalten überdeckt. Lösche diese Zeile und alle von ihr überdeckten Spalten und gehe zu 1. Dieser Algorithmus liefert nicht immer die optimale Lösung!Hinweis: Bei der Ausgangs-Matrix aus unserem Beispiel überdeckt die M-Zeile die meisten Spalten. Diese ist nicht Teil der gefundenen Lösung!
Vergleich Schaltkreise, Boolesche PolynomeSowohl Schaltkreise als auch Boolesche Polynome stellen Boolesche Funktionen dar.Optimale Boolesche Polynome können sehr viel größer sein als entsprechende Schaltkreise. exponentielle Unterschiede möglich Rechtfertigung für Einsatz von Schaltkreisen statt PLAs Es gibt auch Algorithmen zur Berechnung optimaler (mehrstufiger) Schaltkreise. anspruchsvoller als Optimierung von Booleschen Polynomen meist heuristisch (Näherungsverfahren) nicht Gegenstand dieser Vorlesung Hier: Schaltkreise für spezielle Funktionen, insbesondere Arithmetik.]]>slides/k342-berechnung_eines_minimalpolynoms_ueberdeckungsproblem.htmlslides/k342-Berechnung_eines_Minimalpolynoms_Ueberdeckungsproblem.mdSat, 29 Aug 2026 14:22:49 GMT<figure><img src="slides/k342-berechnung_eines_minimalpolynoms_ueberdeckungsproblem_images/page-01.png"></figure>https://xania.org/202512/01-xor-eax-eax? Wie kann ich am besten Zahlen aufsummieren https://xania.org/202512/02-adding-integers? Alle Einträge sind interessant, aber die anderen werden Sie besser verstehen in der Rechnerarchitektur Vorlesung.Folgender Text hat die angegebene Häufigkeitsverteilung:HEUTE BESTEHE ICH HEUTE DIESE KLAUSUR TErzeugen Sie für diese Häufigkeitsverteilung einen binären Baum. Gehen Sie dabei analog zur Vorlesung und Übungen vor.Um die Korrektur zu erleichtern, falls es mehrere Möglichkeiten gibt, arbeiten Sie erst in den Teilen UE und ISHT und BDCALRK separat, bis Sie im ganzen Baum arbeiten müssen.Hinweis: Auf der nächsten Seite ist die Tabelle kopiert. Zeichnen Sie den Baum dort!Hinweis 2: In Klausuren geben wir gerne die Reihenfolge der Buchstaben vor! Der Code für die Tabelle ist:\usepackage{tikz} \usepackage{substr} \newcommand\myTextToEncodeTwo{HEUTE BESTEHE ICH HEUTE DIESE KLAUSUR T} \newcommand\myLettersTwo{E,U,I,S,H,T,B,D,C,A,L,R,K} \begin{tikzpicture}[scale=1.2] \foreach \letter [count=\xi] in \myLettersTwo { \node (letter-\xi) at (\xi, 0) {\letter}; \node (count-\xi) at (\xi, -1) {\CountSubStrings{\letter}\myTextToEncodeTwo}; } \node (question) at (0,0) {b)}; \draw (6.5,0.5) -- (6.5,-1.5); \draw (2.5,0.5) -- (2.5,-1.5); \end{tikzpicture} Hinweis 3: Ein Baum ohne 0/1 ist nicht eindeutig.Geben Sie den resultierenden Huffman-Code in der folgenden Tabelle an. Gehen Sie dabei analog zur Vorlesung vor.Ein anderer Student hat eine kürzere Lösung gefunden für das Encoding vom vollständigen Text. Ist dies möglich? Begründen Sie!b)Konvertieren Sie die Zahlen in Betrag & Vorzeichen, Einerkomplement und Zweierkomplement Darstellung. Beweisen Sie das folgende Lemma aus der Vorlesung:Lemma: Sei eine ganze Zahl in Zweier-Komplement-Darstellung mit Vorkommastellen und keinen Nachkommastellen. Dann gilt:Hierbei sei die Zahl im Zweier-Komplement, die aus durch Invertieren aller Bits hervorgeht.Verwenden Sie dazu nur die Definition des Zweier-Komplements und die geometrische Summenformel.In dieser Übung benutzen wir wieder die Fibonacci-Sequenz .Betrachten wir eine leicht abgeänderte Version des Algorithmus von der Aufgabe von letzter Woche:Erklären Sie in 3-4 Sätzen, warum dieser Algorithmus und der von letzter Woche das Selbe rechnen.Zeigen Sie per Induktion, dass exakt Schritte braucht, um berechnet zu werden.Es ist übrigens möglich zu zeigen, dass und reicht, damit der Algorithmus mindestens Schritte braucht, aber diese Induktion bleibt euch erspart.In dieser Übung werden wir ein VSCode Plugin nutzen. Das Plugin ist das Resultat von der Arbeit von zwei Studenten, Malte Pullich und Tuvia Navon. Es könnte aber Bugs geben. Falls Sie welche finden, öffnen Sie bitte eine Issue auf dem Github Repository und beschreiben Sie den Fehler auf Ilias.
Installieren Sie Visual Studio Code (VSCode) von der offiziellen Website: https://code.visualstudio.com/. Stellen Sie sicher, dass die Installation erfolgreich abgeschlossen ist. Installieren Sie docker und die "Dev Containers" Extension in VSCode (siehe https://code.visualstudio.com/docs/devcontainers/tutorial).
Clonen Sie https://github.com/m-fleury/reti-vscode Öffnen Sie in VSCode das Verzeichnis reti-vscode. Drücken Sie F5 und starten Sie die Erweiterung mit "Extension Development Host".
Lesen Sie die Debugging-Anleitung im ReTi-GitHub-Repository: https://github.com/mlt279/vscode-reti/blob/main/documentation/Features.md.
In der nächsten Übung werden wir den Step-by-Step-Debugger intensiver nutzen. Öffnen Sie Dateien aus https://github.com/m-fleury/reti-vscode/tree/main/artifact/vscode-extension/pullich_reti_tools_vscode/sampleWorkspace. Nutzen Sie den Step-by-Step-Debugger, um ein einfaches ReTi-Programm zu debuggen. Laden Sie ein Beispiel-ReTi-Programm. Setzen Sie Breakpoints. Starten Sie den Debugger und gehen Sie Schritt für Schritt durch das Programm. Geben Sie ein Screenshot ab.Implementieren Sie jetzt das Swappen von zwei Werten ohne extra Speicherplatz zu benutzen. Dafür gibt es zwei Methoden:void swap(int &a, int &b) { a = a ^ b; b = a ^ b; a = a ^ b; } Erklären Sie warum das funktioniert und implementieren Sie es dann in der ReTi. Prüfen Sie Ihre Erklärung mit dem Step-by-Step-Debugger und mit verschiedenen Werten für und .void swap(int &a, int &b) { a = a + b; b = a - b; a = a - b; } Selbe Frage wie in a).Ist diese Methode zum Swappen nützlich bei der ReTi? In der ReTi von Betriebssysteme funktioniert XOR mit beliebigen Registern.Hinweis: Es ist auf gewöhnlichen CPUs keine gute Idee, diesen Trick zu benutzen. Der Compiler erkennt und optimiert auch solche Motive.Abgabe: Nächsten Freitag, 1600]]>exercises/blatt03.htmlexercises/Blatt03.mdSat, 29 Aug 2026 14:21:31 GMTsubmissions/ti04-2.htmlsubmissions/TI04-2.mdSat, 29 Aug 2026 14:21:11 GMTKapitel 0 – Einführung Erste Begriffsklärung, Vorlesungsplan Historie bis heute Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Informatik – allgemein Informatik beschäftigt sich mit Information, ihrer Analyse und Verarbeitung mittels Algorithmen. Algorithmen werden in der Regel als Software implementiert, die auf (programmierbarer) Hardware läuft.
Technische Informatik ...beschäftigt sich allgemein mit Hardware: programmierbare Universalrechner programmierbare eingebettete Rechner Spezialhardware Dabei sind wichtig theoretische Grundlagen zum Entwurf von Hardware, die Methodik zum Entwurf von Hardware, der Aufbau von Rechnern, ...
Beispiele Universalrechner (general purpose computer), PCs, Arbeitsplatzrechner, Server eingebettete Rechner in Autos, Flugzeugen, Waschmaschinen, Fernsehern, CD-Spielern, Spielkonsolen, Navigationsgeräte
Marktanteile Universalrechner ≈2% Eingebettete Rechner ≈98%
Verstehen / Entwerfen von (Rechen-)Systemen Wie versteht / entwirft man ein System, welches aus sehr vielen Komponenten besteht: ...aus einem Rechner, der aus 100 Milliarden Transistoren besteht ...aus darauf laufender Software (z.B. Betriebssystem, Übersetzer, Datenbanken, Kommunikationssystemen, Anwendungsprogrammen) mit Millionen Zeilen Programmcode Erkennen der Struktur: Aufbau aus Komponenten Zusammenwirken dieser Komponenten zur Realisierung ihrer Funktion
Inhalt der Vorlesung Konzepte der Technischen Informatik und ... ihre Umsetzung mittels ... Entwurf und Analyse eines einfachen Rechners
Überblick Kap. 0  Einführung/Umfeld 1 2 3 4 5
Überblick Kap. 0  Einführung/Umfeld 1 2 3 ReTI abstrakt 4 5
Überblick Kap. 0  Einführung/Umfeld 1 2 3 Kodierung von Zeichen/Zahlen  ReTI abstrakt ReTI: Befehls‐Kodierung 4 5
Überblick Kap. 0  Einführung/Umfeld 1 2 3 Kodierung von Zeichen/Zahlen  ReTI abstrakt ReTI: Befehls‐Kodierung Sequentielle Logik ReTI: ALU Komb. Logik Minimalpolynome Arithmetik ReTi: Datenpfade,  Idealisiertes Timing ReTI: Exaktes Timing Physikalische Eigenschaften Timing 4 5
Literatur Jörg Keller, Wolfgang J. Paul „Hardware-Design: Formaler Entwurf digitaler Schaltungen“ Teubner, 2005. Bernd Becker, Paul Molitor „Technische Informatik: Eine einführende Darstellung“ Oldenbourg Wissenschaftsverlag München, 2008, ISBN 978-3-486-58650-3, 435 Seiten.
Ergänzende Literatur D. Patterson, J. Hennessy Computer Organization and Design RISC-V Edition: The Hardware Software Interface. (The Morgan Kaufmann Series in Computer Architecture and Design) 1st edn. 2017, 2nd edn. 2020 J. Hennessy, D. Patterson Computer Architecture: A Quantitative Approach. Morgan Kaufman Publishers, 2017. P. Molitor, C. Scholl Datenstrukturen und effiziente Algorithmen für die Logiksynthese kombinatorischer Schaltungen. Teubner, 1999. A. Biere, D. Kroening, G. Weissenbacher, C. Wintersteiger Digitaltechnik - Eine praxisnahe Einführung. Springer, 2008
Kapitel 0 – Einführung Erste Begriffsklärung, Vorlesungsplan Historie bis heute
Rechnerhistorie Historische Entwicklung von den Anfängen zum Multi-Core Chips mit 100 Milliarden Transistoren Probleme und Herausforderungen
Wirtschaftliche Treiber der Computerentwicklung 1930–60: Wenige, sehr teure Rechner. Wettervorhersagen, militärische Anwendungen 1960–80: EDV für die Infrastruktur. Banken, Verkehrs-, Energiesysteme 1980–2000: Rechnerbasierte Konsumgüter. PCs, Unterhaltungselektronik, Autos, Handys Heute: Ubiquitous Computing, Internet of Things (IoT), Künstliche Intelligenz Smartphones/Internet Devices, Intelligente Netze, Cloud, Autonome Fahrzeuge, Gebäudetechnik, Geräte zur medizinischen Überwachung, ...
Technischer Fortschritt als Basis der Entwicklung Hardware-Fertigungstechnologie Moore’s Law: Verdoppelung der Anzahl Transistoren pro Flächeneinheit alle 18 Monate Neue Algorithmenklassen Bilderkennung, schnelle Kommunikation, Data Mining / Suchmaschinen, Machine Learning Neue Entwurfsverfahren Entwurf deutlich komplexerer Systeme in gleicher / unterproportional erhöhter Zeit
Zuse Z1 / Z3 (1934–1941) BZ-Video
https://youtu.be/s7XM8-y-b3M Bis zu 10 Hz Taktfrequenz 64 Speicherzellen der Breite 22 4000 Watt Leistung Gewicht: 1000kg Programmierung über gelochte Filmstreifen
Historische Entwicklung: ENIAC (1946) 30.000kg schwer, 3m hoch, 24m breit 17.648 Vakuumröhren, 70.000 Widerstände, 1.500 Relais, 10.000 Kondensatoren 150.000 Watt Leistung Multiplikationszeit: 3ms Programmierung über Schalttafeln
Eniac
Historische Entwicklung: Zitate Thomas Watson (IBM, 1943): „I think there is a world market for maybe five compu- ters.“ Popular Mechanics (1949): „Computers in the future may weigh no more than 1.5 tons.“ Ken Olsen (DEC, 1977): „There is no reason for any individual to have a compu- ter in their home.“
Heutiger Stand: Mikroprozessoren 2000: Pentium 4 42 Millionen Transistoren Taktfrequenz > 1,5 GHz Oktober 2023: Intel Core i9-14900K ≈25 Milliarden Transistoren Taktfrequenz ≈3.2−6.0 GHz „Multi-Core“ (24 Kerne) Parallelausführung mehrerer Programme Parallelausführung von Teilen desselben Programms 2022: Apple M1 Ultra ≈114 Milliarden Trans. “Chiplet” 2 M1 Max à 58 Mill. Trans.
Fortschritt der Halbleiterfertigung: Moore’s Law Verdoppelung der Transistor-Dichte alle 18 Monate. (Gordon Moore, Mitbegründer von Intel, 1965) Kein Gesetz, sondern Voraussage, was technologisch möglich sein wird!
Moore’s Law
Transistor Transistor Grippevirus Inzwischen: gängig 7-nm-Technologie bei Intel sind es gerade 10 nm (N10) Apple A14 Bionic (Sept. 2020) mit 5-nm-Technologie Neueste: N5 (5 nm), N3, N2 (in 2024) Plan: A14 (Å mit ) in 2028?, ..., A2 in 2036?
Halbleiterfertigung im Überblick Siliziumkristalle werden gezüchtet und in dünne runde Scheiben (Wafers) geschnitten. Transistoren werden auf einem Wafer gefertigt (Frontend). Transistoren bilden Logikgatter Metallische Verbindungsleitungen (Interconnects) werden über den Transistoren gefertigt (Backend). Interconnects verbinden Logikgatter miteinander und stellen Stromversorgung bereit.
Einige Fakten über Halbleiterfertigung Fab neuester Generation kostet mehrerer Milliarden US-Dollar. Intel will in Magdeburg 10-30 Milliarden investieren. Über 500 Fertigungsschritte.
Cerebras Wafer als Prozessor ©2026 Cerebras
https://cerebras.ai
Fortschritt bei Entwurfsverfahren Systeme bestehen aus Hardware, Software und gegebenenfalls Zwischenschichten (Betriebssystem und ähnliches). Für alle diese Bereiche gibt es effiziente Entwurfsabläufe („Flows“). Sie sind notwendig, um die Komplexität heutiger Systeme zu beherrschen und die Milliarden Transistoren auch zu nutzen.
Vorgehen Es sind Entwurfsziele zu erreichen, die oft einander widersprechen und gegeneinander abgewogen werden müssen (Trade-Offs). Systemabmessungen (physikalische Größe) Geschwindigkeit Energieverbrauch Entwicklungszeit (Time to Market) Kosten (Entwicklung / Fertigung)
Allgemeine Entwurfsprinzipien Hierarchie: Partitionierung des Systems in kleinere Blöcke; Entwurf der Blöcke und ihre spätere Zusammensetzung. Entwurfsautomatisierung: Verwende automatische Verfahren für möglichst viele Entwurfsschritte. engl. Electronic Design Automation (EDA) Wiederverwendung von existierenden Designs (früher entworfen oder von Außen als „intellectual property core (IP)“ zugekauft).
Design und Verification Gap designgap verificationgap MioGates 0 10 20 30 40 19 88 1 99 2 19 96 20 00 2 004 ability to verify ability to design available silicon
Einige berühmte Beispiele von Entwurfsfehlern Pentium-Bug (Fehler in der Hardware).
https://en.wikipedia.org/wiki/Pentium_FDIV_bug Mars-Pathfinder-Mission (Fehler auf Systemebene).
https://www.cs.unc.edu/~anderson/teach/comp790/papers/mars_ pathfinder_long_version.html Ariane-Trägerraketen-Explosion (Software der Vorgängerversion übernommen).
http://www.ima.umn.edu/~arnold/disasters/ariane5rep.html ...
Pentium Bug (1/2)
Pentium Bug (2/2) Fehler in Floating-Point-Einheit ⇒Imageverlust für Intel ⇒480 Mio $ zusätzliche Kosten für Intel im 4. Quartal 1994 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1 $109 1Q92 3Q92 1Q93 3Q93 1Q94 3Q94 1Q95 3Q95 Quartalsergebnisse der Firma Intel Der Pentium-Bug
Herausforderungen (1/2) Wie entwerfen? Entwurfsproblematik – „Design-Gap“ →VLSI-Entwurf, Entwurfsmethodik Anforderungen: Entwurfszeit (Time to market) Arbeitszeit der Designer Laufzeit der Algorithmen Energieverbrauch Entwurfskorrektheit (siehe z.B. Pentium-Bug) Effizienzanforderungen / Performanz Was tun mit all den Transistoren? Sinnvolle Ausnutzung der verfügbaren Ressourcen →Architekturkonzepte, Rechnerarchitektur
Herausforderungen (2/2) VLSI-Entwurf, Entwurfsmethodik Wird in dieser Vorlesung bei ReTI angedeutet Vorlesung Rechnerarchitektur, erster Teil Spezialvorlesungen Testen Verifikation Eingebettete Systeme ... Projekte, Praktika (z.B. FPGA-Design) Architekturkonzepte, Rechnerarchitektur Vorlesung Rechnerarchitektur, zweiter Teil
Überblick TI Kap. 0  Einführung/Umfeld 1 2 3 Kodierung von Zeichen/Zahlen  ReTI abstrakt ReTI: Befehls‐Kodierung Sequentielle Logik ReTI: ALU Komb. Logik Minimalpolynome Arithmetik ReTi: Datenpfade,  Idealisiertes Timing ReTI: Exaktes Timing Physikalische Eigenschaften Timing 4 5]]>slides/k000-einfuehrung.htmlslides/k000-Einfuehrung.mdSat, 29 Aug 2026 14:20:47 GMT<figure><img src="slides/k000-einfuehrung_images/page-01.png"></figure>Technische Informatik Organisatorisches Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Organisatorisches - Personen Prof. Dr. Armin Biere Büro: Geb. 51, 1. Stock, Raum 01..007 Sprechstunde: nach Vereinbarung
biere@informatik.uni-freiburg.de Betreuung der Übungen: Dr. Mathias Fleury Büro: Geb. 51, 1. Stock, Raum 01..031 Sprechstunde: nach Vereinbarung
fleury@informatik.uni-freiburg.de
Zeit / Ort Vorlesung Montag, 14:15 - 15:45 h, hier und online über Zoom Mittwoch, 13:00 - 13:45 h, hier und online über Zoom Übungen: 12 Übungsgruppen Termine in Präsenz: Di 8-10 h (2 x), Do 8-10h (3 x), Do 10-12h (3 x), Fr 8-10 h (3 x), Fr 10-12 h (1 x) Übungsausgabe und -abgabe jeweils freitags Nähere Informationen zur Anmeldung etc. gleich ...
Vorlesung über Video-Konferenz-Tool Zoom Zoom wegen Stabilität für Konferenzen mit hohen Teilnehmerzahlen Uni Freiburg versucht anfängliche Probleme mit Datensicherheit so weit wie möglich zu minimieren, siehe
z.B. https://rz.uni-freiburg.de/go/zoom Unsere Konfiguration startet weder automatisch Ihre Video-Kamera noch schaltet sie Ihr Mikrofon an. Anlegen eines Zoom-Accounts nicht notwendig zur Benutzung unseres Zoom-Meeting-Raums Wahl Nickname beim Betreten des Meeting-Raums Recording der Zoom Session / Keine Interaktion
Video-Konferenz-Tool Zoom, Installation Zwei Optionen, um Meeting zu starten Installation des Zoom-Clients
Öffne URL https://uni-freiburg.zoom-x.de/j/ 62046957097?pwd=HhZOC78mb8aw7zUDwXTTWa4vow5C1P.1 in einem Webbrowser. Einfach den Anweisungen folgen (“Herunterladen und Ausführen Zoom”) Benutzung eines Webbrowsers Öffne URL
https://uni-freiburg.zoom.us/j/62046957097 in einem Webbrowser. “Treten Sie über Ihren Browser bei” Vermeidet es, Software zu installieren. Funktioniert prinzipiell genauso gut (kann aber gelegentlich Probleme verursachen) Meeting-ID: 620 4695 7097 Passwort: ti2026ab
oder https://uni-freiburg.zoom-x.de/j/62046957097?pwd=HhZOC78mb8aw7zUDwXTTWa4vow5C1P.1
Webseite zur Vorlesung
https://cca.informatik.uni-freiburg.de/ti ⇒Teaching ⇒Technische Informatik
Webseite zur Vorlesung Vorlesungsmaterial: Folien (vor Vorlesung zur Verfügung gestellt) Vorlesungsaufzeichnungen Siehe Link in Ilias Link zu ILIAS-Kurs Zugang über Rechenzentrumsaccount Für erstmaligen Beitritt zum Kurs: Passwort tiab2026 Alle Vorlesungsmaterialien vom ILIAS-Kurs aus ohne zusätzliches Passwort zugreifbar.
Übungsbetrieb (1/2) Übungsblätter auf Vorlesungsseite / ILIAS Ausgabe Freitags bis 16:00 h Erstellung Lösungen im PDF-Format siehe Übungsblatt “Blatt 1” Abgabe der Lösungen im PDF-Format per Upload auf ILIAS Übungsabgabe in festen Zweiergruppen Abgabe i.d.R. am darauffolgenden Freitag Abgabe Freitag bis 16:00 h Rückgabe Korrektur ebenfalls über ILIAS Besprechung in Übungsgruppe eine Woche später
Übungsbetrieb (2/2) Übungsportal: Link auf Vorlesungs-Homepage und in ILIAS. Wichtig: Gruppenvergabe (12 Gruppen) erfolgt über HISInOne! Anleitung zur Anmeldung auf Übungsblatt “Blatt 1” Abgabe erstes echtes Übungsblatt “Blatt 1” Freitag, 24.04.26, 16:00 Uhr
Bei Fragen Bei Fragen: immer in ILIAS oder im Tutorat außer es gibt was persönnliches. Wir erwarten, dass ihr (zeitnah) unsere Posts lest. ILIAS schickt (viele) Emails: abschalten oder nur täglich:
Übungsgruppen
Prüfungsleistung / Studienleistung (1/2) Link:
https://cca.informatik.uni-freiburg.de/ti/ Prüfungsleistung: Erbracht durch Bestehen der Klausur nach dem Semester. Zeit und Ort werden noch bekanntgegeben Klausurvoraussetzung Prüfungs-Anmeldung HISinOne Anmeldezeitraum: bis etwa 12.07.2026 Voraussetzung zur Prüfungsanmeldung ist aber Anmeldung zur Veranstaltung – jetzt! Sonst gibt es keine formale Voraussetzungen!
Prüfungsleistung / Studienleistung (2/2) Studienleistung: Wird erbracht durch Erreichen von 10 “sinnvoll bearbeitet” (12 Übungsblättern + 1 Lehrevaluation ausfüllen) Aktive Teilnahme an den Übungen (mindestens eine Übung vorgerechnet) Voraussetzung Anmeldung Studienleistung in HISinOne Anmeldezeitraum: bis etwa 12.07.2026 Voraussetzung Anmeldung Studienleistung ist Anmeldung zur Übung in HISinOne – jetzt!, beliebige Gruppe! Übungen sind wichtig zum Bestehen der Klausur! ⇒wir hatten schon fast identische Übungen gehabt! ⇒Studienleistung sollte vor der Prüfungsleistung erbracht werden, alles andere ist Unsinn!
TODO Liste Diese Woche: Anmeldung zur Vorlesung in HISInOne (jetzt!). Anmeldung zur Übung in HISInOne (Gruppe bel., jetzt!). Beitritt ILIAS-Kurs mit RZ-Account (Passwort: tiab2026) Während des Semesters: Erbringen der Studienleistung (Übung) Anmeldung zu Prüfungsleistung (Klausur) und Studienleistung Ende des Semesters: Bestehen der Klausur.]]>slides/organisatorisches.htmlslides/Organisatorisches.mdSat, 29 Aug 2026 14:20:41 GMT<figure><img src="slides/organisatorisches_images/page-01.png"></figure>submissions/ti02-1.htmlsubmissions/TI02-1.mdSat, 29 Aug 2026 14:20:00 GMThttps://web.archive.org/web/20131111063302/http://www.safetyresearch.net/2013/11/07/toyota-unintended (die verlinkten Folien sind auch interessant!).Die Fibonacci-Zahlen sind eine Folge von positiven ganzen Zahlen und wurden um ca. 1200 von Leonardo Fibonacci (Leonardo von Pisa) entdeckt. Ursprünglich dienten sie ihm dazu, das Wachstum einer Kaninchenpopulation zu beschreiben.Die -te Fibonacci-Zahl ist für rekursiv definiert durch:Das erste was uns interessiert, ist die Anzahl an Additionen, die durchgeführt werden: . Definieren Sie rekursiv – bei Berechnen von kommen also 1 ('+') und Additionen. Berechnen Sie die ersten und bis . Was sieht man? Beweisen Sie es!Statt die obige Definition zu nutzen, benutzen wir, weil sie weniger rekursive Aufrufe macht:Zeigen Sie, dass die Definitionen gleich sind.Schreiben Sie ein Programm für den ReTI-Rechner, das die -te Fibonacci-Zahl berechnet und in speichert. Gehen Sie davon aus, dass der Wert von in abgelegt ist.
Stellen Sie sicher, dass Ihr Tutor die Abgabe aus Ihrer Einreichung kopieren kann, um es mit https://github.com/sebwalk/reti-emulator ausführen zu können!Hinweis: Kommentieren Sie Ihr Programm ausführlich, fehlende Kommentare führen zu Punktverlust. Unverständliche Programme ohne Kommentare gelten nicht als bearbeitet!Schreiben Sie ein Programm für den ReTI-Rechner, das den größten gemeinsamen Teiler von und berechnet. Das Ergebnis soll in gespeichert werden.Erläutern Sie Ihr Programm mit Kommentaren.Führen Sie zusätzlich Ihren Programmablauf am Beispiel , vor.Hinweis: und In der nächsten Woche werden wir auf dem Übungsblatt Aufgaben zum Thema ReTi haben, die mit dem von Armin in der Vorlesung vorgestellten Tool zu lösen sind. Um sich darauf vorzubereiten, müssen einige Tools installiert werden. Dies ist zwar nicht besonders schwierig, aber es braucht etwas Zeit, weshalb die Installation in dieser Woche in den Übungen schon vorweggenommen wird.Diese Installation ist leicht System-abhängig:Linux/BSD: Da sollte es nichts zu tun geben, da wir nur einen Compiler brauchen. Unter Ubuntu müssen Sie sudo apt install build-essential ausführen. Auf anderen Distributionen: gcc und git installieren.macOS: Da müssen Sie im Terminal xcode-select --install ausführen, um den Compiler zu installieren (dauert mehrere Minuten und holt sich mehrere Gigabyte von den Apple Servern runter).
Windows: Da werden wir einfach Ubuntu in WSL installieren. Folgen Sie einfach https://learn.microsoft.com/de-de/windows/wsl/install mit Ubuntu als <Distribution Name>. Danach können Sie einfach WSL öffnen und dann sudo apt install build-essential ausführen.Ab jetzt ist es für alle System gleich: ein Terminal öffnen (WSL terminal für Windows), dort dann das Repository clonen (also runterladen mit dem git Tool):git clone https://github.com/arminbiere/reticode.git Wenn das gemacht ist, einfach in dem Verzeichnis reingehen:cd reticode und das Programm kompilieren:./configure && make test Auf Windows müssen Sie vielleicht das Speicherlimit (wie groß ist der Speicher von der ReTi?) runtersetzen:./configure 16 && make test (Probieren Sie auch 8, falls die Tests nicht durchgehen.)Wenn das ohne Fehlermeldung läuft, schreiben Sie einfach: "Es kompiliert!" als Abgabe.Abgabe: Freitag über Ilias]]>exercises/blatt02.htmlexercises/Blatt02.mdSat, 29 Aug 2026 14:19:59 GMThttps://tech.ahrefs.com/skylake-bug-a-detective-story-ab1ad2beddcdDas Prinzip der Dualität für boolesche Algebren besagt: Gilt eine aus den Gesetzen der booleschen Algebra abgeleitete Gleichung , so gilt auch die zu duale Gleichung, die aus durch gleichzeitiges Vertauschen von und , sowie und hervorgeht. Warum gilt dieses Prinzip? Begründen Sie das Prinzip zunächst für den Fall, dass die Gleichung weder noch enthält. Wieso lässt sich das Prinzip auch auf den Fall erweitern, dass bzw. enthält?Auf sei eine boolesche Algebra mit den booleschen Operatoren , und definiert. Die Symbole und bezeichnen hierbei die üblichen Operatoren auf ganzen Zahlen ():Zeigen Sie formal, dass die folgenden in der Vorlesung vorgestellten Axiome einer booleschen Algebra erfüllt:i) Absorptionii) KomplementregelBenutzen Sie dabei ausschließlich die obigen Operatordefinitionen und Rechenregeln aus , gehen Sie formal vor und nicht über Tabellen wie in der Vorlesung.Hinweise: Führen Sie (für jedes Axiom eine) Fallunterscheidung durch. Das Prinzip der Dualität darf für Aufgabenteil b) nicht verwendet werden. In der Informatik verwendet man zur Beschreibung des "asymptotischen Wachstumsverhaltens" von Funktionen über (den nicht-negativen reellen Zahlen) die sogenannte O-Notation. Die O-Notation wird verwendet, um die Größe von parametrisierten Objekten, die Laufzeit von Algorithmen (Anzahl von Rechenschritten in Abhängigkeit von der Eingabelänge) usw. asymptotisch, d.h. bis auf eine multiplikative Konstante , abzuschätzen. Hierbei interessiert man sich nur für die "großen Werte" aus der Definitionsmenge von , d.h. für gewisse Konstanten interessiert man sich nicht für das Verhalten auf Anfangsbereichen der Definitionsmenge .Die O-Notation ist exakt wie folgt definiert:Seien . Man schreibtwenn es ein und ein gibt, so dass für alle gilt.Beispiel: Beweis: Setze , .Anmerkung: Die Notation ist weit verbreitet, aber eigentlich falsch, da eine Menge ist. So folgt aus und keinesfalls !Geben Sie mit Begründung/Berechnung an, für welche der folgenden Paare von Funktionen , welche der Eigenschaften und/oder gelten.Hinweis: Für diese Aufgabe dürfen Sie Folgendes (unbewiesen) verwenden:In der Vorlesung wurden Bäume als Graphen definiert, wo der Ausgangsgrad kleiner als 2 sein muss. Es gibt jedoch eine alternative rekursive Definition. Ein Binärbaum ist dann: entweder ein Blatt (Basisfall), oder ein Knoten mit einem oder zwei Kindern (rekursiver Fall). Beweisen Sie durch Induktion über die Baumstruktur, dass ein Binärbaum höchstens Knoten besitzen kann, wobei die Höhe – also die maximale Länge von der Wurzel bis zu einem Blatt – bezeichnet.Wenn Sie den Beweis mit der Definition aus der Vorlesung führen, worüber müssten Sie dann induzieren?Abgabe: 1. Mai 2026, 1600 über Ilias]]>exercises/blatt01.htmlexercises/Blatt01.mdSat, 29 Aug 2026 14:18:58 GMTsubmissions/ti01-2.htmlsubmissions/TI01-2.mdSat, 29 Aug 2026 14:18:35 GMTKapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms 4.1 Karnaugh / Quine-McCluskey 4.2 Überdeckungsproblem Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Billigste Überdeckung der markierten EckenWir suchen ein sogenanntes Minimalpolynom, das heißt ein Polynom mit minimalen Kosten.Definition: Ein Minimalpolynom einer Booleschen Funktion ist ein Polynom von mit minimalen Kosten, das heißt mit der Eigenschaft für alle Polynome von .
Quine's PrimimplikantensatzSatz: Jedes Minimalpolynom einer Booleschen Funktion besteht ausschließlich aus Primimplikanten von .Beweis: Nehme an, dass einen nicht primen Implikanten von enthält. wird durch zumindest einen echten Primimplikanten von überdeckt, ist also in enthalten.Es gilt demnach .Ersetzt man in den Implikanten durch den Primimplikanten , so erhält man ein Polynom , das ein Polynom von ist mit(also mit strikt besseren Kosten).Widerspruch dazu, dass ein Minimalpolynom ist.
Berechnung von ImplikantenLemma 1: Ist ein Implikant von , so auch und für jede Variable , die in weder als positives, noch als negatives Literal vorkommt.Beweis: und sind Teilwürfel des Würfels . Wenn Ecken von markiert, dann auch Ecken von und .Lemma 2: Sind und Implikanten von , so auch .Beweis:
Charakterisierung von ImplikantenSatz: Ein Monom ist genau dann ein Implikant von , wenn entweder ein Minterm von ist, oder und Implikanten von sind für eine Variable , die nicht in vorkommt. Äquivalente Schreibweise:Beweis folgt unmittelbar aus Lemma 1 und Lemma 2.
Berechnung eines MinimalpolynomsVerfahren von Quine-McCluskey zur Berechnung aller Primimplikanten.Idee: Berechne sogar alle Implikanten. Dann ist auch klar, welche Primimplikanten sind.Verfahren zur Lösung des „Überdeckungsproblems": Treffe unter den Primimplikanten eine geeignete Auswahl, so dass die Disjunktion der ausgewählten Primimplikanten ein Polynom für ist und minimale Kosten hat.
Quine vs Karnaugh-VeitchDie zwei Verfahren berechnen dasselbe, aber anders: Quine ist besser für den Computer und Karnaugh-Veitch funktioniert, weil Menschen Motive erkennen.
4 VariablenFunktion wird als Tabelle dargestellt. Gray-Code für die Einträge: nur eine Unterscheidung von einer Zeile zur nächsten.
4 VariablenEigentlich Torus (Wikipedia-Bild). Für mehr als 4 Variablen: Schwer sich das Vorzustellen.
Bedeutung der TabelleJede Bedeckung ist eine Konjunktion von mehreren Boxen. Hier nur die positiven Literale:
Bedeutung der TabelleJede Bedeckung ist eine Konjunktion von mehreren Boxen. Hier nur die positiven Literale:
Bedeutung der TabelleJede Bedeckung ist eine Konjunktion von mehreren Boxen. Hier nur die positiven Literale:
Bedeutung der TabelleJede Bedeckung ist eine Konjunktion von mehreren Boxen. Hier nur die positiven Literale:
Bedeutung der TabelleJede Bedeckung ist eine Konjunktion von mehreren Boxen. Hier nur die positiven Literale:
Ziel: Maximale Bedeckung findenGibt eine Bedeckung die nicht vollständig bedeckt ist:(nicht vergessen: es ist ein Torus!)Für jedes: Monom schreiben!
Bedeckung
Bedeckung
Bedeckung Es ist viel leichter zu erkennen als alle zu zeichnen:
Ziel: Maximale Bedeckung finden
Ziel: Maximale Bedeckung finden
Ziel: Maximale Bedeckung finden
Ziel: Maximale Bedeckung finden
Ziel: Maximale Bedeckung findenAlso:
Verfahren von Quine: Der AlgorithmusPrime implicants function Quine (f : B^n → B) begin L₀ := Minterm(f); i := 0; Prim(f) := ∅ while (Lᵢ ≠ ∅) and (i < n) do // Lᵢ enthält alle Implikanten von f der Länge n−i. Lᵢ₊₁ := {m | m·x und m·x' sind in Lᵢ für ein x}; Prim(f) := Prim(f) ∪ {m' | m' ∈ Lᵢ und m' wird von keinem q ∈ Lᵢ₊₁ überdeckt}; i := i + 1; end while; return Prim(f) ∪ Lᵢ; end;
Verbesserung durch McCluskeyVergleiche nur Monome untereinander, welche die gleichen Variablen enthalten und bei denen sich die Anzahl der positiven Literale nur um 1 unterscheidet. Dies wird erreicht durch: Partitionierung von in Klassen , mit und . enthält die Implikanten aus , deren Literale alle aus sind. Anordnung der Monome in gemäß der Anzahl der positiven Literale.
Beispiel Quine-McCluskey:Vergleiche im Folgenden nur Monome aus benachbarten Blöcken!0 0 0 0 steht für 1 0 0 1 steht für
Beispiel Quine-McCluskey: Bestimmung von (1/4)::
Beispiel Quine-McCluskey: Bestimmung von (2/4):::
Beispiel Quine-McCluskey: Bestimmung von (3/4):::
Beispiel Quine-McCluskey: Bestimmung von (4/4):::Nicht kürzbar, da nicht Ecken der gleichen Kante.
Beispiel Quine-McCluskey: Alle bestimmten Mengen ::::Alle Minterme von sind Eckpunkte von Kanten, die Implikanten sind:
Beispiel Quine-McCluskey: Bestimmung von (1/2)::::Alle Implikanten aus sind Kanten von Flächen, die Implikanten sind:
Beispiel Quine-McCluskey: Bestimmung von (2/2)::::Alle Implikanten aus sind Kanten von Flächen, die Implikanten sind:
Beispiel Quine-McCluskey: Bestimmung von (1/2): (leer):: (leer):::Die markierten Implikanten-Flächen sind nicht Rand eines 3-dim. Implikanten. Sie sind also prim!
Beispiel Quine-McCluskey: Bestimmung von (2/2): (leer):: (leer):::Die markierten Implikanten-Flächen sind Rand eines 3-dimensionalen Implikanten. Sie sind also nicht prim!
Beispiel Quine-McCluskey: Ende: (leer): (leer):: (leer)
Korrektheit von Quine-McCluskey (1/2)Prime implicants function Quine (f : B^n → B) begin L₀ := Minterm(f); i := 0; Prim(f) := ∅ while (Lᵢ ≠ ∅) and (i < n) do // Lᵢ enthält alle Implikanten von f der Länge n−i. Lᵢ₊₁ := {m | m·x und m·x' sind in Lᵢ für ein x}; Prim(f) := Prim(f) ∪ {m' | m' ∈ Lᵢ und m' wird von keinem q ∈ Lᵢ₊₁ überdeckt}; i := i + 1; end while; return Prim(f) ∪ Lᵢ; end;
Korrektheit von Quine-McCluskey (2/2)Satz: Für alle gilt: enthält nur Monome mit Literalen. enthält genau die Implikanten von mit Literalen. Nach Iteration enthält genau die Primimplikanten von mit mindestens Literalen. Beweis: Induktion über .Abbruchbedingung () oder (): bedeutet, dass keine Implikanten bei der „Partnersuche" entstanden sind, d.h. ist vollständig in aufgegangen. bedeutet, dass berechnet wurde, es gilt dann oder , letzteres bedeutet ist die Eins-Funktion und .
Kosten des VerfahrensLemma: Es gibt verschiedene Monome in Variablen.Beweis: Für jedes Monom und jede der Variablen liegt genau eine der drei folgenden Situationen vor: enthält weder das positive noch das negative Literal von . enthält das positive Literal . enthält das negative Literal . Jedes Monom ist durch diese Beschreibung auch eindeutig bestimmt.
Komplexität des Verfahrens von Quine-McCluskeySatz: Die Laufzeit des Verfahrens liegt in beziehungsweise in , wobei die Größe der Funktionstabelle ist.Beweisidee: Jedes der Monome wird im Verlauf des Verfahrens mit höchstens anderen Monomen verglichen.Gegeben sei ein Monom . Die Erzeugung von und die Suche nach in ist bei Verwendung geeigneter Datenstrukturen in durchführbar. durch Nachrechnen:]]>slides/k341-berechnung_eines_minimalpolynoms_quine_mccluskey.htmlslides/k341-Berechnung_eines_Minimalpolynoms_Quine_McCluskey.mdSat, 29 Aug 2026 14:18:19 GMT<figure><img src="slides/k341-berechnung_eines_minimalpolynoms_quine_mccluskey_images/page-01.png"></figure>https://sites.stat.columbia.edu/gelman/research/published/bell.pdfMelden Sie sich auf Ilias in ihrer Tutoren Gruppe an (basierend auf ihrer HISInOne Gruppe). Dort können Sie auch die Übung angeben.Um abzugeben:Auf der Tutoren Gruppe klicken, dann auf beitreten drücken (dies ist nur beim ersten Mal notwendig). Um abzugeben, auf "Übungsblattabgabe" drücken, dann auf die richtige Übung. Dort können Sie ein Team erstellen (genau 2 Leute). Dafür brauchen Sie das RZ Kürzel des anderen Mitglieds und es muss auch der Gruppe beigetreten sein. Danach können Sie dann eine Abgabe machen. Sie dürfen natürlich das Team wechseln, aber bitte nur innerhalb eines Tutorates.Die Übungsblätter zur Vorlesung müssen in elektronischer Form als PDF-Dokument erstellt werden. Es gibt mehrere Möglichkeiten, PDF-Dokumente zu erstellen. Dazu gehören:
LaTeX: Ein Text-Satz-System, das sich insbesondere für naturwissenschaftliche Dokumente eignet, da es z.B. eine hervorragende Eingabe mathematischer Formeln erlaubt. Informationen zu LaTeX gibt es u.a. auf der folgenden Webseite: https://web.archive.org/web/20210122190126/http://www2.informatik.uni-freiburg.de/~frank/latex-kurs/latex-kurs.html Vorlagen für Übungsaufgaben sind auf der Ilias-Lernplattform (siehe den "Alle Dokumente" Link auf Ilias unter Zusatzmaterial) zu finden.
LibreOffice/OpenOffice: LibreOffice und OpenOffice sind Textverarbeitungssysteme vergleichbar mit der Office-Suite von Microsoft. Sie sind kostenlos verfügbar und ermöglichen das Erstellen von PDF-Dokumenten. Weitere Informationen erhalten Sie unter http://www.libreoffice.org/ und https://www.openoffice.org/de/Microsoft Office: Seit Microsoft Office 2007 wird auch hier das Erstellen von PDF-Dokumenten unterstützt. Darüber hinaus gibt es verschiedene Konverter, mit deren Hilfe sich auch unter Windows PDFs erzeugen lassen.
Erstellen Sie ein PDF-Dokument mit einer Software ihrer Wahl, z.B. LaTeX oder OpenOffice. Versuchen Sie, mathematische Formeln einzugeben und fügen Sie Tabellen, Grafiken, usw. ein. PDF-Dokumente können Sie am Rechner mit dem kostenlosen Acrobat Reader von Adobe (http://www.adobe.de/) betrachten; eine Liste freier PDF-Programme finden Sie unter http://pdfreaders.org/.Reichen Sie nur PDFs die kleiner als 10MB sein!Die vollständige Induktion ist eine Beweismethode für Aussagen , die für alle natürlichen Zahlen gelten sollen. Dabei wird folgendermaßen vorgegangen: Zuerst wird die Aussage für den Basisfall ("") bewiesen (manchmal auch oder höher). Dann wird unter der Annahme, dass die Aussage für gilt (Induktionsvoraussetzung), im Induktionsschritt bewiesen, dass die Aussage auch für gilt. Daraus folgt die Gültigkeit der Aussage für alle natürlichen Zahlen. In dieser Übung nehmen wir an, dass es eine partielle Ordnung gibt. Das bedeutet, dass es nicht immer gilt, dass oder , sondern nur wenn und vergleichbar sind.Beweisen Sie die folgende Eigenschaft durch vollständige Induktion für alle :Für alle Mengen der Größe gibt es ein minimales Element.Geben Sie ein Beispiel von einer partiellen Ordnung.Für eine totale Ordnung gibt es das minimale Element. Beweisen Sie es und schreiben Sie ganz klar, wo dieser Beweis und der Beweis von der ersten Frage sich unterscheiden.□In dieser Übung interessieren wir uns für die Größe der Transistoren. Aber im Gegensatz zur Vorlesung trauen wir dem Marketing von Intel und TSMC nicht.Für die Information in der Tabelle:Berechnen Sie die Dichte in Transistoren pro .Für den M1 Ultra, wie groß ist ein Transistor?Offiziell hat der M1 Ultra "5nm" Transistoren. Ist das wirklich so? Erklären Sie genau die Annahme, die Sie machen!Abgabe: 26. April 2026, 1600]]>exercises/blatt-00d.htmlexercises/Blatt-00d.mdSat, 29 Aug 2026 14:17:42 GMTsubmissions/00-4.htmlsubmissions/00-4.mdSat, 29 Aug 2026 14:17:26 GMThttps://www.tf.uni-freiburg.de/de/studium-lehre/a-bis-z-studium/ruecktritt-von-pruefungenTÄUSCHUNG/STÖRUNGSofern Sie versuchen, während der Prüfung das Ergebnis ihrer Prüfungsleistung durch Täuschung (Abschreiben von Kommilitonen . . .) oder Benutzung nicht zugelassener Hilfsmittel (Skript, Mobiltelefon, Spickzettel . . .) zu beeinflussen, wird die betreffende Prüfungsleistung mit "nicht ausreichend" (5,0) und dem Vermerk Täuschung bewertet. Als Versuch gilt bei schriftlichen Prüfungen und Studienleistungen bereits der Besitz nicht zugelassener Hilfsmittel während und nach der Ausgabe der Prüfungsaufgaben. Sollten Sie den ordnungsgemäßen Ablauf der Prüfung stören, werden Sie vom Prüfer/Aufsichtsführenden von der Fortsetzung der Prüfung ausgeschlossen. Die Prüfung wird mit "nicht ausreichend" (5,0) mit dem Vermerk Störung bewertet.
Weitere Informationen: https://www.tf.uni-freiburg.de/de/studium-lehre/a-bis-z-studium/taeuschung-plagiat-stoerung-bei-einer-pruefung Sie können gerne auf Deutsch, Englisch, oder Französisch antworten, und auch die Sprache wechseln, aber nicht innerhalb eines Satzes. Jede der 6 Aufgaben hat die gleiche Anzahl von 16 Punkten. Die nötige Arbeitszeit sollte also entsprechend aufgeteilt werden, d.h. 15 = 90/6 Minuten pro Aufgabe. Falls Sie eine der Extraseiten verwenden wollen, stellen Sie bitte sicher, dass sie angeben auf der Extraseite, welche Übung und welche Frage Sie beantworten und auf der ursprünglichen Übungsseite die Seitennummer der Extraseite. Wir spielen keine Schnitzeljagd beim Korrigieren! Diese Seite und die Seiten 3 und 16 sind Extraseiten. Falls Sie noch mehr brauchen, melden Sie sich bei der Aufsichtsperson. Die Funktion sei durch ihre ON-Menge gegeben:Sie können die Kurzform 011- für nutzen.Bestimmen Sie anhand eines KV-Diagrammes die Primimplikantenmenge von . Füllen Sie dazu zunächst das folgende Diagramm aus:Geben Sie nun das reduzierte Polynom aller Primimplikanten:Hinweis: Es wird nach einem KV-Diagramm verlangt! Wenn Sie statt dessen Quine-McCluskey verwenden gibt es keine Punkte!Ein Mitstudent hat mit dem quienny Programm drei Primimplikanten gefunden aber zwei vergessen abzuschreiben:--11 Welche zwei Primimplikanten fehlen?Füllen Sie die Primimplikantentafel aus.Was sind die wesentlichen Primimplikanten aus dieser Tafel? (Hinweis: 2 Primimplikanten)Füllen Sie die Primimplikantentafel nach Entfernen der wesentlichen Primimplikanten.Falls die Tafel leer ist, schreiben Sie einfach "Leer" und begründen Sie kurz. Sonst, was sind die wesentlichen Primimplikanten aus dieser Tafel?Was ist also das minimale Polynom?Vervollständigen Sie anhand der Befehlstabelle auf der nächsten Seite folgendes Programm (eine Zahl für jedes _):$ ./retiquiz 202502260900 ReTI Machine Code Quiz Version 0.0.3-rc.3 retiquiz 202502260900 16 Enter hexadecimal digits as an answer or space ' ' to skip a question or 'q' to quit. For irrelevant '*' in the machine code use '0'. Asking 16 questions. INSTRUCTION ; PC CODE STOREIN1 10 ; 00000000 900000_a JUMP>= 1 ; 00000001 _8000001 JUMP 0 ; 00000002 f_000000 JUMP 0 ; 00000003 f_000000 MOVE IN2 ACC ; 00000004 b_000000 ADD ACC -9 ; 00000005 _ffffff7 MOVE PC PC ; 00000006 _0000000 LOAD IN1 13 ; 00000007 410000_d LOADI IN2 9 ; 00000008 7200000_ SUBI PC -9 ; 00000009 08fffff_ JUMP< 20 ; 0000000a e00000_4 SUBI IN2 -27 ; 0000000b _affffe5 STOREIN2 4 ; 0000000c a000000_ OPLUSI PC 0xfffffb ; 0000000d 1_fffffb NOP ; 0000000e _0000000 STOREIN2 25 ; 0000000f _0000019 Load Befehle — Für LOADIN1, LOADIN2: , falls .Store Befehle — MOVE: , Compute Befehle — Jump Befehle — Kodierung der Register: PC 00 / IN1 01 / IN2 10 / ACC 11Tabelle 1: Befehlstabelle der ReTIBetrachten Sie folgende Behauptung: Die Anzahl an Primimplikanten ändert sich nicht, wenn ein Eintrag zu der ON-Menge hinzugefügt wird. Beweisen Sie durch Widerspruch, dass dies falsch ist, in dem: Sie per Induktion zeigen, dass unter der Annahme dieser Behauptung, alle ON-Mengen genau so viele Primimplikanten haben wie die leere ON-Menge und auch so viele Primimplikanten wie die ON-Menge mit allen Primimplikanten. Sie daraus ein Widerspruch ableiten. Gegeben sei eine Funktionstabelle für eine Boolesche Funktion. Erklären Sie in ca. 3 Sätzen, wie man daraus ein PLA bestimmt. Wie kann der kleinste PLA ermittelt werden? Bis zu wie vielen Variablen funktioniert solch eine Minimierung?Intel nutzte für einen Dividierer ein PLA und hatte dabei aber einige Einträge vergessen. Nach Korrektur (und dem Ersetzen von vielen Pentium Prozessoren) war der PLA kleiner. Warum?Ist ein kleinerer PLA schneller oder langsamer? Warum? Was bedeutet ein kleinerer PLA für die Implementierung der ReTI in Hardware?Sie wollen eine Chipfirma gründen und haben dafür eine Idee aus der Quantum-Computing Ecke, nämlich Gatter zu nutzen, die reversibel sind. Reversibel bedeutet, dass keine Information verloren geht. Insbesondere bleibt die Anzahl an Einsen '1' exakt gleich in der Ausgabe wie in der Eingabe.Sie wollen dafür sogenannte "Fredkin-Gatter" nutzen mit 3 Eingaben, einem Kontrollsignal , zwei Inputs und und drei Ausgaben. Das Kontrollsignal wird einfach durchgeleitet. Wenn das Kontrollsignal an ist, d.h. auf '1' gesetzt, dann werden und vertauscht, sonst identisch weitergegeben, d.h. erste (zweite) Ausgabe ist gleich erstem (zweitem) Eingang.Logisch sind also Fredkin-Gatter definiert durch die drei Ausgaben ( und und ) wie folgt:Ein Motivation für reversible Berechnung ist das Landauer-Prinzip: Beim Löschen eines Bits an Information wird Energie freigesetzt (). Geben Sie eine Beispielfunktion in Form eines PLAs und eine Eingabe an, bei der Information gelöscht wird.Eine zweite wichtige Eigenschaft von reversiblen Gattern ist, dass die Anzahl an '1' und '0' im Input und Output gleich bleiben. Geben Sie ein Beispiel eines (nicht-reversiblen) Gatters an, mit der gleichen Anzahl in Inputs und Outputs, zusammen mit einer Eingabe, bei der die Anzahl sich ändert. Woher stammt die Energie in herkömmlichen Gates?Führen Sie nun die binären Booleschen Funktionen in der untenstehenden Tabelle in geeigneter Weise auf das Fredkin-Gatter, True ('1') oder False ('0') zurück. Im Gegensatz zur ITE-Übung auf Blatt 11 dürfen Sie hier geschachtelte Ausdrücke verwenden, wie .Geben Sie Informationen und Kommentare an, so dass Ihre Lösung nachvollziehbar wird! Zur Verbesserung der Lesbarkeit dürfen Sie Funktionen benutzen, die Sie zuvor definiert haben. Vergewissern Sie sich aber, keine zyklischen Definitionsketten zu erzeugen!Hinweis: Schauen Sie zuerst was passiert wenn Sie auf '0' oder '1' setzen.Die Zehner-Komplement-Darstellung für Zahlen in Basis 10 ohne Nachkommastellen sei analog zur Vorlesung wie folgt definiert (mit ):Beweisen Sie per Induktion im Detail, dass:Beweisen Sie anhand obiger Definition der Zehnerkomplement-Darstellung, dass:Die Addition von ganzen Zehnerkomplementzahlen kann gemäß folgender Formel auf die Subtraktion zurückgeführt werden:(Diese Frage hat keinen Zusammenhang mit den Fragen a und b.)Vervollständigen Sie durch Ausfüllen der leeren Felder folgenden Beweis, der zeigen soll, dass bit-weises AND von und (in C wäre das x & (~x - 1)) geschrieben als die Anzahl an Einsen einer Zahl um eins erniedrigt und damit sich eine Prozedur ergibt, mit der man die Anzahl Einsen berechnen kann.Sei k := 0. So lange die Zahl x nicht 0 ist: x = an..an-i+1 1 0..0 (wo i die Anzahl an 0 nach der 1 ist) ⇐⇒ x - 1 = an..an-i+1 0 1..1 =⇒ x := x & (x - 1) = an..an-i+1 0 0..0 k := k + 1 Jetzt hat x genau eine '1' weniger, während k um genau eins erhöht wird. End der Schleife. Insgesamt ist also k genau die Anzahl von Einsern in x am Anfang. Hinweis: Rechnen Sie zur Probe mit .Betrachten Sie den Mealy-Automaten , der durch folgende Zustands- und Ausgangstafel definiert ist:Dabei ist der aktuelle Zustand und der Folgezustand. Der Startzustand des Mealy-Automaten sei .Konstruieren Sie ausgehend von diesem Mealy-Automaten ein möglichst kleines Schaltwerk mit dem gleichen sequentiellen Verhalten. Gehen Sie dazu wie folgt vor:Zeichnen Sie für den oben definierten Mealy-Automaten das entsprechende Zustandsdiagramm.In der Vorlesung haben wir folgende hinreichende Bedingung gesehen für äquivalente Zustände: Wenn zwei Zustände bei der gleichen Eingabe immer die gleiche Ausgabe liefern und denselben Folgezustand annehmen, dann sind die Zustände äquivalent.Erklären Sie warum es hier keine Zustände gibt, die diese Bedingung erfüllen würden.Minimieren Sie den Automaten auf 3 Zustände. Die Zustände , und können gelöscht werden. Zeichnen Sie dazu das Zustandsdiagramm nach der Minimierung.Wählen Sie nun eine Zustandskodierung für die Zustände im reduzierten Zustandsdiagramm und geben Sie die neue Zustands- und Ausgangstafel an. Verwenden Sie in der Zustands- und Ausgangstafel Ihre Zustandskodierung.]]>exams/probeklausur.htmlexams/probeklausur.mdSat, 29 Aug 2026 14:16:32 GMTKapitel 4 – Sequentielle Logik Speichernde Elemente Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Entwurf sequentieller SchaltkreiseZustandsdiagramm: ┌───┐ 0/0 ┌───┐ │ 0 │───→───│ 1 │ └───┘ └───┘ Zustands- und Ausgangstafel: Sequentieller Schaltkreis: x₁ᵗ ... xₖᵗ y₁ᵗ ... yₘᵗ │ │ ↑ ↑ ┌──────────────────┐ s₁ᵗ⁺¹ ... sₚᵗ⁺¹ │ │ │ δ │──→ │ Register │ │ └──────────────────┘ │ │ │ ┌──────────────────┐ │ │ │ │ λ │←───│ s₁ᵗ ... sₚᵗ │ │ └──────────────────┘ └───────────────┘ │
Entwurfsschritte Optimierung des Zustandsdiagramms: Zustandsminimierung – Identifikation der äquivalenten Zustände. Ergebnis: Ein (evtl. kleineres) Zustandsdiagramm. Wahl der Zustandskodierung. Ergebnis: Anzahl der Flipflops im Register, Funktionen und (Zustands- und Ausgangstafel). Implementierung von und . Kombinatorische Logiksynthese, z.B. Quine-McCluskey.
ZustandsminimierungIdee: Bestimme und verschmelze äquivalente Zustände.Zwei Zustände sind äquivalent, wenn der Automat von ihnen aus bei gleichen Eingabefolgen stets die gleichen Ausgabefolgen produziert. s₁ s₂ s₃ s₄ s₁,₂ s₃ s₄ ●─────●─────●─────● ⇒ ●─────●─────●
Weiteres Beispiel (1/4)Hinreichende Bedingung (unvollständiges Verfahren!): Wenn bei zwei Zuständen bei gleicher Eingabe auch die gleiche Ausgabe erzeugt wird und der gleiche Folgezustand angenommen wird, dann sind die Zustände sicherlich äquivalent.Äquivalente Zustände können durch einen einzigen Zustand ersetzt werden (siehe nächste Folie).
Weiteres Beispiel (2/4) a ── b ── c ── d ── e ── f ── g ── h Zustand und sind äquivalent, weil die hinreichende Bedingung erfüllt ist.
Weiteres Beispiel (3/4) a ── b ── c ── d ── f ── g ── h Zustand eliminiert.Zustand und sind äquivalent gemäß hinreichender Bedingung.
Weiteres Beispiel (4/4) a ── b ── d ── f ── g ── h Zustand eliminiert.
Entwurfsschritte Optimierung des Zustandsdiagramms: Zustandsminimierung – Identifikation der äquivalenten Zustände. Ergebnis: Ein (evtl. kleineres) Zustandsdiagramm. Wahl der Zustandskodierung. Ergebnis: Anzahl der Flipflops im Register, Funktionen und (Zustands- und Ausgangstafel). Implementierung von und . Kombinatorische Logiksynthese, z.B. Quine-McCluskey.
ZustandskodierungKodierung , , : 4 Monome, 9 Literale Kodierung , , : 6 Monome, 11 Literale Ziel: Wähle Zustandskodierung, die nachfolgende kombinatorische Synthese erleichtert. Dafür gibt es (heuristische) Verfahren.
Gray-Code inspirierte KodierungenGray-Code:Natürliche Kodierung:
Entwurf eines einfachen sequentiellen Schaltkreises am BeispielAufgabenbeschreibung (Textspezifikation): Modulo-4 Vorwärts/RückwärtszählerDer Zähler soll von 0 bis 3 zählen können. Ist der Steuereingang auf 1 gesetzt, so soll vorwärts gezählt werden, d.h. die Zahlenfolge durchlaufen werden. Ist auf 0 gesetzt, so soll rückwärts gezählt werden, d.h. die Zahlenfolge durchlaufen werden. Am Ausgang ist der Zählerstand anzugeben (Ausgabevektor ). Start des Zählers mit Wert 0.
Zustände im ZustandsdiagrammWie viele Zustände benötigt das Zustandsdiagramm für den Zähler bei der gegebenen Spezifikation?a. 1 b. 2 c. 4 d. 8 e. 16
Von der Textspezifikation zum Zustandsdiagramm4 Zustände erforderlich. Startzustand 0. Start ↓ ┌───┐ 1/ ┌───┐ 1/ ┌───┐ 1/ ┌───┐ │ 0 │──→──│ 1 │──→──│ 2 │──→──│ 3 │ └───┘ └───┘ └───┘ └───┘
Vom Zustandsdiagramm zur Zustands- und AusgangstafelZustandsminimierung Keine äquivalente Zustände.Zustandskodierung: , , , .Zustands- und Ausgangstafel: ←──── Eingänge ────→ ←──── Ausgänge ────→
Implementierung des kombinatorischen KernsÜbergangsfunktion:
Implementierung des komb. Kerns: LogikminimierungAusgangsfunktion:Übergangsfunktion:Minimierung:
Beispiel: Ergebnis ┌─────────────┐ x ────────→│ Übergangs- │──→ z₁ᵗ⁺¹ ──→[D-FF₁]──→ z₁ᵗ ──→ y₁ │ funktion δ │ │ │ │──→ z₀ᵗ⁺¹ ──→[D-FF₀]──→ z₀ᵗ ──→ y₀ └─────────────┘ │ ↑ │ └──────────────────────────┘ ck ──→ Resultierender Automat ist Moore-Automat.Ausgabefunktion ist Identität auf den Zustandsbits: , .]]>slides/k430-entwurf_sequentieller_schaltkreise.htmlslides/k430-Entwurf_sequentieller_Schaltkreise.mdSat, 29 Aug 2026 14:16:10 GMT<figure><img src="slides/k430-entwurf_sequentieller_schaltkreise_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Anwendung: ALU von ReTI Die ALU (Arithmetic Logic Unit, arithmetisch-logische Einheit) dient der Berechnung von arithmetischen und logischen Operationen. Sie wird von den Compute-Befehlen verwendet und übernimmt weitere Aufgaben, z.B. Berechnung von Speicheradressen. Erinnerung: Der Befehlssatz von ReTI hat die folgenden Compute-Befehle (s. nächste Folie).
Compute-Befehle: Kodierung
Addition und Sign ExtensionProbleme bei Additionen: Addition verschieden langer Zahlen (z. B. ). Addition Binärdarstellungen und Zweierkomplementzahlen bei Adressrechnungen für LOADINj, STOREINj, JUMP... z.B. . usw. Zu 1: Lösung durch Sign ExtensionSei . heißt sign extension von .Es gilt: . (Beweis als Übung)Dann wird zurückgeführt auf .Zu 2: Siehe nächste Folie.
Addition von Binär- und ZweierkomplementzahlenLemma: Sei , , und sei mit , .Dann gilt: Beweis: Erweitere auf 33-stellige Zweierkomplementzahlen und benutze einfach den Satz aus dem letzten Abschnitt.Der Satz aus dem letzten Abschnitt besagt: Falls und , dann . ist klar wegen .Aus und folgt und damit .
Spezifikation der ALU für ReTIEine n-Bit-ALU mit: Zwei n-Bit-Operanden , , Eingangscarry . ReTI: . Einem m-Bit select-Eingang, der ausgewählt, welche Funktion ausgeführt wird. Hier: 8 Funktionen (siehe nächste Folie), daher Bits. Einem n-Bit-Ausgang. . Insgesamt 68 Ein- und 32 Ausgänge.
Select-Eingang bei ReTI-ALU
Mögliche Realisierungen der ALU (1/2)Option 1: Realisiere Funktionen getrennt durch für , dann Auswahl durch einen verallgemeinerten Multiplexer.
Realisierung durch einen verallgemeinerten Multiplexer
Mögliche Realisierungen der ALU (2/2)Option 1: Realisiere Funktionen getrennt durch für , dann Auswahl durch einen verallgemeinerten Multiplexer.Option 2: Gemeinsame Behandlung ähnlicher Funktionen. Komplizierter zu realisieren, aber effizienter.
Schaltungsrealisierung der ALU (1/2)
Schaltungsrealisierung der ALU (2/2)Option 2: AND und EXOR Gatter berechnen die logischen Operationen gemeinsam. Ein Multiplexer (gesteuert durch ) wählt zwischen den logischen Ergebnissen. Der Addierer/Subtrahierer wird über aktiviert. Option 1: Separate Schaltkreise für jede Funktion. Verallgemeinerter Multiplexer wählt das Ergebnis aus.
Vergleich Option 1 mit Option 2Wie verhalten sich Kosten und Tiefe der beiden Realisierungsoptionen zueinander?a. () und ()b. () und ()c. () und ()d. keine der obigen
Zusammenfassung Kombinatorische Logik Kombinatorische Schaltkreise setzen Boolesche Funktionen um. PLAs sind zweistufig, mehrstufige Schaltungen bestehen aus Gattern und diese aus Transistoren. Minimierung von PLAs mit Verfahren von Quine-McCluskey und Lösen des Überdeckungsproblems. Statt Minimierung allgemeiner mehrstufiger Schaltkreise wurde eine Klasse (Addierer für Binär- und Zweierkomplementzahlen) betrachtet und ihre Integration in der ALU von ReTI diskutiert. ]]>slides/k360-anwendung_alu_von_reti.htmlslides/k360-Anwendung_ALU_von_ReTI.mdSat, 29 Aug 2026 14:15:49 GMT<figure><img src="slides/k360-anwendung_alu_von_reti_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Überblick Boolesche Funktionen kann man durch Schaltkreise darstellen. Wir werden uns als nächstes mit Logiksynthese für zweistufige Schaltkreise beschäftigen. Bei der Logiksynthese für zweistufige Schaltkreise macht man häufig von einer alternativen Darstellungsform Gebrauch, den Booleschen Ausdrücken. Führe daher Boolesche Ausdrücke zunächst sauber ein, vorher aber noch eine etwas genauere Betrachtung von Booleschen Algebren.
Boolesche Algebren - allgemeinEs sei eine Menge auf der zwei binäre Operationen und und eine unäre Operation definiert sind.Das Tupel heißt Boolesche Algebra, falls eine nichtleere Menge ist und für alle die folgenden Axiome gelten:
Beispiele Boolescher Algebren: Boolesche Algebra Definition: Konjunktion (UND-Verknüpfung) Disjunktion (ODER-Verknüpfung) Negation
Beispiele Boolescher Algebren: Boolesche Algebra Konventionen Man schreibt auch statt und statt . Für sind viele Notationen üblich: , oder .
Weitere Beispiele Boolescher Algebren Boolesche Algebra der Booleschen Funktionen in Variablen: Boolesche Algebra der Teilmengen einer Menge : Allgemein: Lässt sich eine Aussage direkt aus den Axiomen herleiten, dann gilt sie in allen Booleschen Algebren!Man darf beim Beweis der Aussage aber auch wirklich nur die Axiome verwenden und keine Eigenschaften der konkreten Booleschen Algebra.
Boolesche Algebra der Funktionen in Variablen Menge: (Menge der Booleschen Funktionen in Variablen) für alle für alle für alle Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: KommutativitätBetrachte beliebige .Für alle gilt:Also .
Boolesche Algebra der Teilmengen von Menge: Potenzmenge von Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: AbsorptionBetrachte beliebige .Dann ist und .
Zusammenhang zwischen und Eine Funktion entspricht umkehrbar eindeutig der folgenden Teilmenge von :Die Operationen in übertragen sich auf :
Weitere, aus den Axiomen ableitbare Regeln:Existenz und Eindeutigkeit neutraler Elemente:und außerdem sind die Elemente und mit der angegebenen Eigenschaft eindeutig.Doppeltes Komplement:Eindeutigkeit des Komplements:Idempotenz:de Morgan-Regel:Consensus-Regel:Diese Regeln gelten in allen Booleschen Algebren!
Dualitätsprinzip bei Booleschen AlgebrenPrinzip der Dualität: Gilt eine aus den Axiomen der Booleschen Algebra abgeleitete Gleichung , so gilt auch die zu duale Gleichung, die aus hervorgeht durch gleichzeitiges Vertauschen von und , sowie und .Beispiel:]]>slides/k320-boolesche_algebren.htmlslides/k320-Boolesche_Algebren.mdSat, 29 Aug 2026 14:13:09 GMT<figure><img src="slides/k320-boolesche_algebren_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Sequentielle SchaltkreiseIm Folgenden werden keine allgemeinen Schaltpläne mehr analysiert, sondern sogenannte Schaltwerke (auch (synchrone) sequentielle Schaltkreise genannt).Diese bestehen aus einem Register und einem (kombinatorischen) Schaltkreis (auch kombinatorischer Kern genannt).Im Gegensatz zu (kombinatorischen) Schaltkreisen können Schaltwerke (= sequentielle Schaltkreise) Zyklen enthalten. Die Zyklen müssen aber durch Flipflops des Registers gehen.Der Zustand eines Schaltwerkes ist gegeben durch die im Register gespeicherten Werte.Schaltwerke (= sequentielle Schaltkreise) entsprechen endlichen Zustandsautomaten.
Beispiel: Zähler als sequentieller Schaltkreis ┌─────────┐ ┌───────┐ /C ──→│ │──→│ │──→ Y ck ──→│ n-INC │ │ n-Reg │ Cin ──→│ │──→│ │──→ Cₒᵤₜ /L ──→│ │ │ │ X ──→│ │ │ │ └─────────┘ └───────┘ Kombinatorischer Kern Register ck ─────────→
Endliche ZustandsautomatenEndliche Zustandsautomaten (Finite State Machines, FSMs) sind ein Formalismus, um sequentielles (zeitabhängiges) Verhalten zu spezifizieren.Mealy- und Moore-AutomatenIn der theoretischen Informatik werden (unter anderem) endliche Automaten mit akzeptierenden Zuständen betrachtet. Diese sind mit FSMs verwandt, aber nicht identisch.Aus einer FSM-Spezifikation kann der sequentielle Schaltkreis hergeleitet werden (Sequentielle Synthese).
HalbautomatDefinition: Das Quadrupel heißt deterministischer, endlicher Halbautomat. Dabei bezeichnet: eine endliche Menge von erlaubten Eingabesymbolen ("Eingabealphabet"), eine endliche Menge von Zuständen, eine endliche Menge von erlaubten Anfangszuständen, eine Übergangsfunktion.
Mealy- und Moore-AutomatDefinition: Ein Mealy-Automat ist ein endlicher deterministischer Halbautomat erweitert um: eine endliche Menge von Ausgabesymbolen ("Ausgabealphabet"), eine Ausgabefunktion . Definition: Ein Moore-Automat ist ein endlicher, deterministischer Halbautomat erweitert um: eine endliche Menge von Ausgabesymbolen, eine Ausgabefunktion .
Mealy- vs. Moore-AutomatMoore- und Mealy-Automaten kann man ineinander überführen.
Unterschiedliche Darstellungen von endlichen Zustandsautomatena) Zustands- und Ausgangstafel:b) Zustandsdiagramm: ┌─────────┐ ┌─────────┐ │ s₁ │──1/0─→│ s₂ │ │ │←─0/1──│ │ └─────────┘ └─────────┘ c) Sequentieller Schaltkreis: x ──→[ D-FF ]──→ y Im Folgenden "Sequentielle Synthese": Wie kommt man von b) zu c)?
Sequentielle Schaltkreise allgemein x₁ᵗ ... xₖᵗ y₁ᵗ ... yₘᵗ │ │ │ │ ↓ ↓ ↑ ↑ ┌─────────────────────┐ │ Kombinatorischer │ │ Kern │ │ (δ und λ) │ └─────────────────────┘ │ │ │ │ ↓ ↓ ↑ ↑ s₁ᵗ⁺¹ ... sₚᵗ⁺¹ s₁ᵗ ... sₚᵗ │ │ │ │ └───── Speicher ──────┘ ck Die Belegung der Flipflops im Register heißt Zustand des sequentiellen Schaltkreises zum Zeitpunkt .
Kombinatorischer KernDer kombinatorische Kern hat vier Arten von Ein- und Ausgängen: Primäre Eingänge bekommen Werte "von außen". Primäre Ausgänge liefern Werte "nach außen". Sekundäre Eingänge sind mit den Datenausgängen der Flipflops im Register verbunden. Auf diese Weise kann der aktuelle Zustand des Schaltkreises in Funktionen und berücksichtigt werden. Sekundäre Ausgänge sind mit den Dateneingängen der Flipflops verbunden. Durch sie wird der nächste Zustand des Schaltkreises spezifiziert.
Primäre und sekundäre Ein- und Ausgänge x₁ᵗ ... xₖᵗ y₁ᵗ ... yₘᵗ │ │ │ │ ↓ ↓ ↑ ↑ ← Primäre Ausgänge ┌─────────────────────┐ │ Kombinatorischer │ │ Kern (δ und λ) │ └─────────────────────┘ │ │ │ │ ↓ ↓ ↑ ↑ s₁ᵗ⁺¹ ... sₚᵗ⁺¹ s₁ᵗ ... sₚᵗ │ │ │ │ └───── Speicher ──────┘ ck ↑ Sekundäre ↑ Sekundäre Ausgänge Eingänge
Sequentielle Schaltung für einen FSMMealy-Automat: x₁ᵗ ... xₖᵗ y₁ᵗ ... yₘᵗ │ │ ↑ ↑ ↓ ↓ ┌─────┐ ┌─────┐ │ ┌──────────────────┐ s₁ᵗ⁺¹ ... sₚᵗ⁺¹ ┌─────┐ │ │ δ │──→ │ │ │ │ └──────────────────┘ │ Register │ │──┘ ┌──────────────────┐ │ │ │ │ λ │──→ └───────────────┘ │ └──────────────────┘ s₁ᵗ ... sₚᵗ │ ↑ │ │ └────────┘ │ Moore-Automat: x₁ᵗ ... xₖᵗ y₁ᵗ ... yₘᵗ │ │ ↑ ↑ ↓ ↓ ┌─────┐ ┌─────┐ │ ┌──────────────────┐ s₁ᵗ⁺¹ ... sₚᵗ⁺¹ │ │ │ │ δ │──→ │ Register │ │──┘ └──────────────────┘ │ │ │ └───────────────┘ │ s₁ᵗ ... sₚᵗ │ ┌──────────────────┐ ↑ │ │ │ λ │←───└────────┘ │ └──────────────────┘ │ Übergangsfunktion: Ausgabefunktion (Mealy): Ausgabefunktion (Moore): ]]>slides/k420-sequentielle_schaltkreise.htmlslides/k420-Sequentielle_Schaltkreise.mdSat, 29 Aug 2026 14:13:08 GMT<figure><img src="slides/k420-sequentielle_schaltkreise_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Zu generierende Kontrollsignale Clock-Enable-Signale für alle Register , Bez.: rcken. Output-Enable-Signale (active low) für alle Treiber XYd, Bez.: /XYdoe. Funktions-Select-Signale zum Selektieren der Funktion, die von der ALU ausgeführt wird. Signale /PCclear, /PCload für PC. sext zur Berechnung der Füllbits bei 24-Bit-Immediate-Konstanten. Für den Speicher benötigen wir die Kontrollsignale /SMDdoe (active low), SMw.
Idealisierte Timing-DiagrammeGrobe Ablaufplanung mit idealisierten Timing-Diagrammen.Vereinfachende Annahme: Verzögerungszeit aller Bausteine = 0.Befehlsabarbeitung ist unterteilt in Takte (= Folge von Taktsignalen high, low).Fragen: Wie sollen Kontrollsignale zusammenspielen? In welchem Takt sollen welche Treiber aktiviert? Welche Registerclock enabled werden?
Befehlsabarbeitung in TaktenFetch- als auch Execute-Phase bestehen aus 4 Takten gleicher Länge.Kontrollsignal: : Fetch-Phase, : Execute-Phase. Signale = Binärkodierung der Nummer des Taktes (innerhalb Fetch, Execute), in dem ReTI sich befindet. Steigende Flanken (Anfang des Taktes) werden mit bezeichnet () Fallende Flanken (Mitte des Taktes) werden mit bezeichnet () Clock ck, Signale und werden Phasensignale genannt.Weitere (Kontroll-)Signale werden aus den Phasensignalen erzeugt.
Erzeugung der Phasensignale 2-Bit-Zähler zählt bei jeder positiven Flanke von ck um 1 hoch. Sreset aktiv → PC := 0 Sprungbefehl / Befehlskodierung steuert die Kontrolllogik. Erzeugt Sequenz der Phasensignale .
Idealisiertes Timing-DiagrammSiehe Folie. Zeigt den Verlauf über Fetch- und Execute-Phase mit den Takten –, – sowie der Signale:/SMDdoe, , , , , , , , , Icken, rcken*, /PCload, /PCclear, ck, SMw( = PC, IN1, IN2, ACC)
Idealisiertes Timing-DiagrammSiehe Folie (gleiche Darstellung wie Page 6).
KontrollsignaleWelche der folgenden Funktionen realisiert das Signal /SMDdoe, wie es bei der Ausführung eines entsprechenden Befehls gebraucht wird?a. b. c. d. Keine der obigen
Zur Erinnerung: DatenpfadeSiehe Schaltbild auf der Folie (vollständige ReTI-CPU mit allen Treibern).
Entwurfsziele Nutze Busse möglichst lange (unter Vermeidung von Bus Contention). Clock-Enable-Signale der Register möglichst spät ⇒ viel Zeit für Berechnung neuer Daten. Nach dem Entwurfsende muss das Timing der CPU mit den konkreten Werten der eingesetzten Fertigungstechnologie überprüft werden. „Wie schnell kann man maximal takten, um korrektes Funktionieren zu garantieren?"
Aufbau der Kontrolllogik (1/2)Kontrolllogik realisiert durch einen Endlichen Automaten. Kontrollsignale sind Ausgangssignale des Endlichen Automaten. Ist ein Kontrollsignal active low, dann bezeichnen wir es z.B. mit /x. Ausgangssignal /x ergibt sich dann durch Negation des Ausgangssignals eines entsprechenden FFs mit Eingangssignal xpre. Ist ein Kontrollsignal active high, dann bezeichnen wir es z.B. mit . Ausgangssignal entspricht dem Ausgangssignal eines FFs mit Eingangssignal xpre.
Aufbau der Kontrolllogik (2/2)Kombinatorischer Schaltkreis bereitet aus Eingängen (/reset, ACC[31:0], I[31:24], ) die Pre-Signale (z.B. Ickenpre, PCLdoepre, ...) vor, die in D-FFs gespeichert werden.Ein Teil der D-FFs wird mit ck geclockt, ein anderer mit /ck.
Berechnung von Icken als erstes Beispiel (1/2)Siehe Timing-Diagramm auf der Folie.
Berechnung von Icken als erstes Beispiel (2/2)Ickenpre hat steigende Flanke bei , fallende bei von Fetch.Realisierung:
Berechnung von ACCcken, IN1cken, IN2cken, PCckenAnalog, unter Berücksichtigung der Tatsache, dass Register nur bei bestimmten Befehlen neu beschrieben werden dürfen.
Berechnung von ACCcken als Beispiel (1/3)Siehe Timing-Diagramm auf der Folie.
Berechnung von ACCcken als Beispiel (2/3)ACCckenpre hat steigende Flanke bei , fallende bei von Execute. Aber nur bei folgenden Befehlen: Compute mit D = ACC Load mit D = ACC Move mit D = ACC Kodierung: Compute: Load: Move: D = ACC: Kodierung S, D:
Berechnung von ACCcken als Beispiel (3/3)
Datenpfade und Treiber auf L und RSiehe Schaltbild auf der Folie.
Idealisiertes TimingdiagrammSiehe Folie.
Treiber auf Bussen L und R0Ld, PCLd, IN1Ld, IN2Ld, ACCLd, 0Rd, IRd, DRd.Enabled in der ganzen Execute-Phase.Beispiel für Realisierung: /PCLdoe.Enabled für: JUMP () Compute-Befehle () mit D = PC () MOVE () mit S = PC ()
Berechnung von /PCLdoe (1/2)Siehe Timing-Diagramm auf der Folie.PCLdoepre hat steigende Flanke bei von Fetch.
Berechnung von /PCLdoe (2/2)Output-Enable-Signale für andere Treiber auf und analog.
Datenpfade und Treiber auf AdressbusSiehe Schaltbild auf der Folie.
Treiber auf Adressbus PCAd: enabled (unabhängig vom Befehl) bei der Fetch-Phase, disabled bei der Fetch-Phase. IAd, ALUAd: enabled bei , disabled bei von Execute (aber nicht bei allen Befehlen). Die D-FFs zu Output-Enable-Signalen auf dem Adressbus werden mit der invertierten Clock getaktet (Verschiebung um einen halben Takt!)
Idealisiertes TimingdiagrammSiehe Folie.
Weitere Kontrollsignale Treiber auf , Signale /PCload, /PCclear Speicheransteuerung: s. nächste Folie. Kontrolle der ALU und Sign-Extension: Funktions-Select-Signale der ALU Eingangsübertrag cin sext und fill All diese Signale werden durch den kombinatorischen Schaltkreis (ohne zusätzliche FFs) berechnet.
Idealisiertes Timing-DiagrammSiehe Folie.
SpeicheransteuerungOutput-Enable /SMDdoe für SMDd (Treiber am Speicherausgang) aktiviert von bis bei Leseoperationen, d.h. bei: Fetch Compute Memory LOAD, LOADINj Schreibsignal für Speicher SMw (memory write) aktiviert von bis von Execute bei Schreiboperationen, d.h. bei: STORE, STOREINj
Zusammenfassung Sequentielle Logik Sequentielle Schaltkreise bestehen aus speichernden Elementen (Latches, Flipflops) und einem kombinatorischen Kern. Sie implementieren endliche Zustandsautomaten. Der Entwurf eines sequentiellen Schaltkreises besteht aus der Aufstellung des Zustandsdiagramms, der Zustandsminimierung, der Zustandskodierung und der Synthese der kombinatorischen Logik. Nun war es uns möglich, den Entwurf von ReTI zu vervollständigen (noch ohne exakte Timing-Analyse). ]]>slides/k460-kontrolllogik_von_reti.htmlslides/k460-Kontrolllogik_von_ReTI.mdSat, 29 Aug 2026 14:12:34 GMT<figure><img src="slides/k460-kontrolllogik_von_reti_images/page-01.png"></figure>https://www.tf.uni-freiburg.de/de/studium-lehre/a-bis-z-studium/ruecktritt-von-pruefungenTÄUSCHUNG/STÖRUNGSofern Sie versuchen, während der Prüfung das Ergebnis ihrer Prüfungsleistung durch Täuschung (Abschreiben von Kommilitonen …) oder Benutzung nicht zugelassener Hilfsmittel (Skript, Mobiltelefon, Spickzettel …) zu beeinflussen, wird die betreffende Prüfungsleistung mit „nicht ausreichend" (5,0) und dem Vermerk Täuschung bewertet. Als Versuch gilt bei schriftlichen Prüfungen und Studienleistungen bereits der Besitz nicht zugelassener Hilfsmittel während und nach der Ausgabe der Prüfungsaufgaben. Sollten Sie den ordnungsgemäßen Ablauf der Prüfung stören, werden Sie vom Prüfer/Aufsichtsführenden von der Fortsetzung der Prüfung ausgeschlossen. Die Prüfung wird mit „nicht ausreichend" (5,0) mit dem Vermerk Störung bewertet.
Weitere Informationen: https://www.tf.uni-freiburg.de/de/studium-lehre/a-bis-z-studium/taeuschung-plagiat-stoerung-bei-einer-pruefung Sie können gerne auf Deutsch, Englisch, oder Französisch antworten, und auch die Sprache wechseln, aber nicht innerhalb eines Satzes. Jede der 6 Aufgaben hat die gleiche Anzahl von 16 Punkten. Die nötige Arbeitszeit sollte also entsprechend aufgeteilt werden, d.h. 15 = 90/6 Minuten pro Aufgabe. Falls Sie eine der Extraseiten verwenden wollen, stellen Sie bitte sicher, dass sie angeben auf der Extraseite, welche Übung und welche Frage Sie beantworten und auf der ursprünglichen Übungsseite die Seitennummer der Extraseite. Wir spielen keine Schnitzeljagd beim Korrigieren! Diese Seite und die Seiten 3 und 16 sind Extraseiten. Falls Sie noch mehr brauchen, melden Sie sich bei der Aufsichtsperson. Die Funktion sei durch ihre ON-Menge gegeben:Sie können die Kurzform 011- für nutzen.Bestimmen Sie anhand eines KV-Diagrammes die Primimplikantenmenge von . Füllen Sie dazu zunächst das folgende Diagramm aus:Geben Sie nun das reduzierte Polynom aller Primimplikanten:Hinweis: Es wird nach einem KV-Diagramm verlangt! Wenn Sie statt dessen Quine-McCluskey verwenden gibt es keine Punkte!Ein Mitstudent hat mit dem quienny Programm drei Primimplikanten gefunden aber zwei vergessen abzuschreiben:--11 Welche zwei Primimplikanten fehlen?Füllen Sie die Primimplikantentafel aus.Was sind die wesentlichen Primimplikanten aus dieser Tafel? (Hinweis: 2 Primimplikanten)Füllen Sie die Primimplikantentafel nach Entfernen der wesentlichen Primimplikanten.Falls die Tafel leer ist, schreiben Sie einfach "Leer" und begründen Sie kurz. Sonst, was sind die wesentlichen Primimplikanten aus dieser Tafel?Was ist also das minimale Polynom?Vervollständigen Sie anhand der Befehlstabelle auf der nächsten Seite folgendes Programm (eine Zahl für jedes _):$ ./retiquiz 202502260900 ReTI Machine Code Quiz Version 0.0.3-rc.3 retiquiz 202502260900 16 Enter hexadecimal digits as an answer or space ' ' to skip a question or 'q' to quit. For irrelevant '*' in the machine code use '0'. Asking 16 questions. INSTRUCTION ; PC CODE STOREIN1 10 ; 00000000 900000_a JUMP>= 1 ; 00000001 _8000001 JUMP 0 ; 00000002 f_000000 JUMP 0 ; 00000003 f_000000 MOVE IN2 ACC ; 00000004 b_000000 ADD ACC -9 ; 00000005 _ffffff7 MOVE PC PC ; 00000006 _0000000 LOAD IN1 13 ; 00000007 410000_d LOADI IN2 9 ; 00000008 7200000_ SUBI PC -9 ; 00000009 08fffff_ JUMP< 20 ; 0000000a e00000_4 SUBI IN2 -27 ; 0000000b _affffe5 STOREIN2 4 ; 0000000c a000000_ OPLUSI PC 0xfffffb ; 0000000d 1_fffffb NOP ; 0000000e _0000000 STOREIN2 25 ; 0000000f _0000019 Load Befehle — Für LOADIN1, LOADIN2: , falls .Store Befehle — MOVE: , Compute Befehle — Jump Befehle — Kodierung der Register: PC 00 / IN1 01 / IN2 10 / ACC 11Tabelle 1: Befehlstabelle der ReTIBetrachten Sie folgende Behauptung: Die Anzahl an Primimplikanten ändert sich nicht, wenn ein Eintrag zu der ON-Menge hinzugefügt wird. Beweisen Sie durch Widerspruch, dass dies falsch ist, in dem: Sie per Induktion zeigen, dass unter der Annahme dieser Behauptung, alle ON-Mengen genau so viele Primimplikanten haben wie die leere ON-Menge und auch so viele Primimplikanten wie die ON-Menge mit allen Primimplikanten. Sie daraus ein Widerspruch ableiten. Gegeben sei eine Funktionstabelle für eine Boolesche Funktion. Erklären Sie in ca. 3 Sätzen, wie man daraus ein PLA bestimmt. Wie kann der kleinste PLA ermittelt werden? Bis zu wie vielen Variablen funktioniert solch eine Minimierung?Intel nutzte für einen Dividierer ein PLA und hatte dabei aber einige Einträge vergessen. Nach Korrektur (und dem Ersetzen von vielen Pentium Prozessoren) war der PLA kleiner. Warum?Ist ein kleinerer PLA schneller oder langsamer? Warum? Was bedeutet ein kleinerer PLA für die Implementierung der ReTI in Hardware?Sie wollen eine Chipfirma gründen und haben dafür eine Idee aus der Quantum-Computing Ecke, nämlich Gatter zu nutzen, die reversibel sind. Reversibel bedeutet, dass keine Information verloren geht. Insbesondere bleibt die Anzahl an Einsen '1' exakt gleich in der Ausgabe wie in der Eingabe.Sie wollen dafür sogenannte "Fredkin-Gatter" nutzen mit 3 Eingaben, einem Kontrollsignal , zwei Inputs und und drei Ausgaben. Das Kontrollsignal wird einfach durchgeleitet. Wenn das Kontrollsignal an ist, d.h. auf '1' gesetzt, dann werden und vertauscht, sonst identisch weitergegeben, d.h. erste (zweite) Ausgabe ist gleich erstem (zweitem) Eingang.Logisch sind also Fredkin-Gatter definiert durch die drei Ausgaben ( und und ) wie folgt:Ein Motivation für reversible Berechnung ist das Landauer-Prinzip: Beim Löschen eines Bits an Information wird Energie freigesetzt (). Geben Sie eine Beispielfunktion in Form eines PLAs und eine Eingabe an, bei der Information gelöscht wird.Eine zweite wichtige Eigenschaft von reversiblen Gattern ist, dass die Anzahl an '1' und '0' im Input und Output gleich bleiben. Geben Sie ein Beispiel eines (nicht-reversiblen) Gatters an, mit der gleichen Anzahl in Inputs und Outputs, zusammen mit einer Eingabe, bei der die Anzahl sich ändert. Woher stammt die Energie in herkömmlichen Gates?Führen Sie nun die binären Booleschen Funktionen in der untenstehenden Tabelle in geeigneter Weise auf das Fredkin-Gatter, True ('1') oder False ('0') zurück. Im Gegensatz zur ITE-Übung auf Blatt 11 dürfen Sie hier geschachtelte Ausdrücke verwenden, wie .Geben Sie Informationen und Kommentare an, so dass Ihre Lösung nachvollziehbar wird! Zur Verbesserung der Lesbarkeit dürfen Sie Funktionen benutzen, die Sie zuvor definiert haben. Vergewissern Sie sich aber, keine zyklischen Definitionsketten zu erzeugen!Hinweis: Schauen Sie zuerst was passiert wenn Sie auf '0' oder '1' setzen.Die Zehner-Komplement-Darstellung für Zahlen in Basis 10 ohne Nachkommastellen sei analog zur Vorlesung wie folgt definiert (mit ):Beweisen Sie per Induktion im Detail, dass:Beweisen Sie anhand obiger Definition der Zehnerkomplement-Darstellung, dass:Die Addition von ganzen Zehnerkomplementzahlen kann gemäß folgender Formel auf die Subtraktion zurückgeführt werden:(Diese Frage hat keinen Zusammenhang mit den Fragen a und b.)Vervollständigen Sie durch Ausfüllen der leeren Felder folgenden Beweis, der zeigen soll, dass bit-weises AND von und (in C wäre das x & (x̃ + 1)) geschrieben als die Anzahl an Einsen in der Zahl [ermittelt].Sei k := 0. So lange die Zahl x nicht 0 ist: x = an..an-i+1 1 0..0 (wo i die Anzahl an 0 nach der 1 ist) ⇐⇒ x - 1 = an..an-i+1 0 1..1 =⇒ x := x & (x - 1) = an..an-i+1 0 0..0 k := k + 1 Jetzt hat x genau eine '1' weniger, während k um genau eins erhöht wird. End der Schleife. Insgesamt ist also k genau die Anzahl von Einsern in x am Anfang. Hinweis: Rechnen Sie zur Probe mit .Betrachten Sie den Mealy-Automaten , der durch folgende Zustands- und Ausgangstafel definiert ist:Dabei ist der aktuelle Zustand und der Folgezustand. Der Startzustand des Mealy-Automaten sei .Konstruieren Sie ausgehend von diesem Mealy-Automaten ein möglichst kleines Schaltwerk mit dem gleichen sequentiellen Verhalten. Gehen Sie dazu wie folgt vor:Zeichnen Sie für den oben definierten Mealy-Automaten das entsprechende Zustandsdiagramm.In der Vorlesung haben wir folgende hinreichende Bedingung gesehen für äquivalente Zustände: Wenn zwei Zustände bei der gleichen Eingabe immer die gleiche Ausgabe liefern und denselben Folgezustand annehmen, dann sind die Zustände äquivalent.Erklären Sie warum es hier keine Zustände gibt, die diese Bedingung erfüllen würden.Minimieren Sie den Automaten auf 3 Zustände. Die Zustände , und können gelöscht werden. Zeichnen Sie dazu das Zustandsdiagramm nach der Minimierung.Wählen Sie nun eine Zustandskodierung für die Zustände im reduzierten Zustandsdiagramm und geben Sie die neue Zustands- und Ausgangstafel an. Verwenden Sie in der Zustands- und Ausgangstafel Ihre Zustandskodierung.]]>exams/exam.htmlexams/Exam.mdWed, 26 Feb 2025 00:00:00 GMTKapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese 3.1 Boolesche Ausdrücke, Disjunktive Normalform 3.2 zweistufige Logikminimierung Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Kombinatorische Schaltkreise – zweistufigZiel: Wir werden zeigen, dass sich jede Boolesche Funktion als ein Polynom, d.h. als eine Disjunktion (ODER-Verknüpfung) von Monomen, die ihrerseits Konjunktionen (UND-Verknüpfungen) von Eingangsvariablen und negierten Eingangsvariablen sind, darstellen lässt.Wir werden für solche Darstellungen Kostenkriterien aufstellen und diese optimieren.Monome und Polynome sind spezielle Boolesche Ausdrücke.
Das Problem der zweistufigen LogikminimierungGegeben: Eine Boolesche Funktion in Variablen und Ausgängen in Form einer Tabelle der Dimension oder einer Menge von Polynomen mit .Gesucht: Polynome , so dass für alle der Funktion entspricht und die Kosten minimal sind.Ab sofort werden nur noch Funktionen mit einem Ausgang betrachtet (also ).
Veranschaulichung von 1-dim Würfel: 0 — 12-dim Würfel: 01 —— 11 | | 00 —— 10 3-dim Würfel: 100 —— 101 /| /| 110 —— 111 | 011 -|- 001 |/ |/ 010 —— 000 4-dim Würfel: (siehe Bild)
Veranschaulichung von durch Karnaugh-VeitchFunktion wird als Tabelle dargestellt.Gray-Code für die Einträge: nur ein Bit Unterscheidung von einem Wert zum nächsten.
4 VariablenEigentlich Torus (Wikipedia-Bild). Für mehr als 4 Variablen: Schwer sich das Vorzustellen.
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximal
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximal
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximal
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximal1001 nicht maximal!
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximal
Ziel: Maximale Bedeckung findenBedeckung = Viereck, immer maximalAlso:
Veranschaulichung durch WürfelJede Boolesche Funktion in Variablen und einem Ausgang kann über einen -dimensionalen Würfel durch Markierung der -Menge spezifiziert werden.Beispiel:
Monome und Polynome als TeilwürfelMonome der Länge entsprechen -dimensionalen Teilwürfeln!Ein Polynom entspricht einer Vereinigung von Teilwürfeln.Beispiel:
Zweistufige Logikminimierung als Überdeckungsproblem auf dem WürfelGegeben: Boolesche Funktion in Variablen und einem Ausgang, in Form eines markierten -dimensionalen Würfels.Gesucht: Eine minimale Überdeckung der markierten Knoten durch maximale Teilwürfel im -dimensionalen Würfel.Entspricht einer Minimallösung:nicht maximal!!
Minimale KostenGegeben ein PLA mit Ausgängen und jede Funktion ist durch ein Minimalpolynom, also eine Minimallösung, die die Funktion überdeckt wie auf der vorherigen Folie, realisiert.Sind die gesamten Kosten des PLA folglich auch minimal?a. Ja. b. Nein.
Implikanten und PrimimplikantenDefinition: Eine Boolesche Funktion ist kleiner gleich einer anderen Booleschen Funktion (), wenn . (Das heißt, wenn an einer Stelle 1 ist, dann auch .)Definition: Sei eine Boolesche Funktion mit einem Ausgang. Ein Implikant von ist ein Monom mit . Ein Primimplikant von ist ein maximaler Implikant von , das heißt es gibt keinen Implikanten () von mit .Implikanten und Primimplikanten können durch -dimensionale Würfel veranschaulicht werden.
Veranschaulichung durch Würfel Ein Implikant von ist ein Teilwürfel, der nur markierte Knoten enthält. Ein Primimplikant von ist ein maximaler Teilwürfel mit dieser Eigenschaft.
Illustration für konkrete FunktionImplikanten: alle markierten Knoten alle Kanten, deren Ecken alle markiert sind alle Flächen, deren Ecken alle markiert sind alle 3-dimensionalen Würfel, deren Ecken alle markiert sind Allgemein: Die Implikanten sind die Teilwürfel, deren Ecken alle markiert sind.
Illustration für konkrete FunktionImplikanten: alle markierten Knoten alle Kanten, deren Ecken alle markiert sind alle Flächen, deren Ecken alle markiert sind alle 3-dimensionalen Würfel, deren Ecken alle markiert sind Allgemein: Die Implikanten sind die Teilwürfel, deren Ecken alle markiert sind.
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Bestimmung von PrimimplikantenEs gibt 3 Primimplikanten der durch unseren Würfel definierten Funktion:
Polynome und Implikanten einer Funktion Lemma: Die Monome eines Polynoms von sind alle Implikanten von .Beweis: (durch Widerspruch)Annahme: Es gibt ein Polynom von , das ein Monom enthält, welches nicht Implikant von ist, d.h. es gilt nicht: Das heißt es gibt Belegung der Variablen mitDemnach ist , also kein Polynom von .⇒ Widerspruch!]]>slides/k332-ba_normalformen_zweistufige_synthese_logikminimierung.htmlslides/k332-BA_Normalformen_zweistufige_Synthese_Logikminimierung.mdSat, 29 Aug 2026 14:11:06 GMT<figure><img src="slides/k332-ba_normalformen_zweistufige_synthese_logikminimierung_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Überblick Boolesche Funktionen kann man durch Schaltkreise darstellen. Wir werden uns als nächstes mit Logiksynthese für zweistufige Schaltkreise beschäftigen. Bei der Logiksynthese für zweistufige Schaltkreise macht man häufig von einer alternativen Darstellungsform Gebrauch, den Booleschen Ausdrücken. Führe daher Boolesche Ausdrücke zunächst sauber ein, vorher aber noch eine etwas genauere Betrachtung von Booleschen Algebren.
Boolesche Algebren - allgemeinEs sei eine Menge auf der zwei binäre Operationen und und eine unäre Operation definiert sind.Das Tupel heißt Boolesche Algebra, falls eine nichtleere Menge ist und für alle die folgenden Axiome gelten:
Beispiele Boolescher Algebren: Boolesche Algebra Definition: Konjunktion (UND-Verknüpfung) Disjunktion (ODER-Verknüpfung) Negation
Beispiele Boolescher Algebren: Boolesche Algebra Konventionen Man schreibt auch statt und statt . Für sind viele Notationen üblich: , oder .
Weitere Beispiele Boolescher Algebren Boolesche Algebra der Booleschen Funktionen in Variablen: Boolesche Algebra der Teilmengen einer Menge : Allgemein: Lässt sich eine Aussage direkt aus den Axiomen herleiten, dann gilt sie in allen Booleschen Algebren!Man darf beim Beweis der Aussage aber auch wirklich nur die Axiome verwenden und keine Eigenschaften der konkreten Booleschen Algebra.
Boolesche Algebra der Funktionen in Variablen Menge: (Menge der Booleschen Funktionen in Variablen) für alle für alle für alle Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: KommutativitätBetrachte beliebige .Für alle gilt:Also .
Boolesche Algebra der Teilmengen von Menge: Potenzmenge von Satz: ist eine Boolesche Algebra.Beweis: Nachrechnen, dass alle Axiome gelten.Beispiel: AbsorptionBetrachte beliebige .Dann ist und .
Zusammenhang zwischen und Eine Funktion entspricht umkehrbar eindeutig der folgenden Teilmenge von :Die Operationen in übertragen sich auf :
Weitere, aus den Axiomen ableitbare Regeln:Existenz und Eindeutigkeit neutraler Elemente:und außerdem sind die Elemente und mit der angegebenen Eigenschaft eindeutig.Doppeltes Komplement:Eindeutigkeit des Komplements:Idempotenz:de Morgan-Regel:Consensus-Regel:Diese Regeln gelten in allen Booleschen Algebren!
Dualitätsprinzip bei Booleschen AlgebrenPrinzip der Dualität: Gilt eine aus den Axiomen der Booleschen Algebra abgeleitete Gleichung , so gilt auch die zu duale Gleichung, die aus hervorgeht durch gleichzeitiges Vertauschen von und , sowie und .Beispiel:]]>slides/k32-boolesche_algebren.htmlslides/k32-Boolesche_Algebren.mdSat, 29 Aug 2026 14:10:52 GMT<figure><img src="slides/k32-boolesche_algebren_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen 5.1 Carry-Ripple-Addierer 5.2 CSA, 2er-Komplement, Subtraktion Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
n-Bit-InkrementerDefinition: Ein n-Bit-Inkrementer berechnet die FunktionEin Inkrementer ist ein Addierer mit für alle . Ersetze in die FA durch HA.Kosten und Tiefe:
n-Bit-MultiplexerDefinition: Ein n-Bit-Multiplexer berechnet die FunktionEs gilt:
Aufbau von
Schaltbild und Kosten Kosten und Tiefe:
Rückkehr zum AddiererGibt es billigere Addierer als ?Notation: Sei . Dann sind und wie folgt definiert:(Wir legen hier die Bibliothek zugrunde.)Untere Schranken: Binäre Bäume mit Blättern haben innere Knoten. Binäre Bäume mit Blättern haben mindestens Tiefe . Im Folgenden sei .
Conditional-Sum-Addierer (CSA)Idee: Nutze Parallelverarbeitung, um Tiefe zu reduzieren!.: Siehe nächste Folie.Im Folgenden sei .
Aufbau von Obere Hälfte () und untere Hälfte () werden jeweils durch addiert. Ein wählt basierend auf dem Übertrag der unteren Hälfte das richtige Ergebnis der oberen Hälfte aus. : Eingangsübertrag der unteren Hälfte. : Summen der oberen bzw. unteren Hälfte.
Komplexität von : TiefeSatz: hat Tiefe .Beweis: Setze voraus.: .:
Komplexität von : KostenSatz:Beweis (Induktion): Setze voraus.: .IV: IS, :
Komplexität von : KostenSatz:Man kann den hier vorgestellten CSA in einfacher Weise modifizieren, so dass Tiefe , Kosten . Es gibt auch Addierer mit linearen Kosten und logarithmischer Tiefe: Carry-Lookahead-Addierer (CLA).
Addition von ZweierkomplementzahlenAuszurechnen ist:Im Fall von -Bit-Zweierkomplementzahlen können Ergebnisse im Bereich dargestellt werden; andernfalls kommt es zu einem Überlauf.Der Satz auf der nächsten Folie sagt aus: Kommt es bei der Addition nicht zu einem Überlauf, so kann man den „gewöhnlichen" Binäraddierer zur Addition von Zweierkomplementzahlen benutzen. Ob es zu einem Überlauf kommt, lässt sich anhand von Werten , und im Binäraddierer entscheiden.
Zweierkomplement-AdditionSatz: Seien , und , so dass .Dann gilt:Beweis durch Fallunterscheidung (, beide positiv, beide negativ, positiv / negativ) und weitere Fallunterscheidung, ob Übertrag auf (Vorzeichen-)Stelle kommt.Man kann einen alternativen Überlauftest zeigen:
Äquivalenz der Überlauftests
Addierer für -Bit-Zweierkomplement-Zahlen Eingänge: und sowie Eingangscarry Ausgänge: sowie Überlaufsignal
Zweierkomplement-Addition im BeispielBeispiel: , 0 0 0 1 (= 1) + 0 0 1 1 (= 3) ---------- 0 1 0 0 (= 4) 0 1 0 1 (= 5) + 1 0 0 1 (= -7) ---------- 1 1 0 0 (= -4) 0 0 1 1 (= 3) + 0 1 0 1 (= 5) ---------- 1 0 0 1 (Überlauf!) 1 1 0 0 (= -4) + 1 0 1 1 (= -5) ---------- 1 1 0 1 (Überlauf!)
SubtraktionWegen kann zurückgeführt werden auf .Beispiel: 0 1 1 0 + 1 0 0 0 + 1 --------- 1 1 1 1 Den Schaltkreis für Subtraktion gewinnt man aus einem Addierer. Kombinierter Addierer/Subtrahierer.
Subtrahierer ]]>slides/k352-arithmetische_schaltungen_csa_etc.htmlslides/k352-Arithmetische_Schaltungen_CSA_etc.mdSat, 29 Aug 2026 14:10:46 GMT<figure><img src="slides/k352-arithmetische_schaltungen_csa_etc_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente 1.1 Schaltpläne, RS-Flip Flop 1.2 D-Flipflops, weitere Bausteine Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Schaltsymbol eines RS-FF ┌─────────┐ /S ──→│ RS-FF │──→ Q /R ──→│ │──→ /Q └─────────┘
Nachteil von RS-FFBeim Speichern eines Wertes 0 oder 1 muss man den Wert kennen: Aktiviere Aktiviere Ziel: Speichern unbekannter Werte.
D-Latch (1/2) ist active high. inaktiv
D-Latch (2/2)Symbol: ┌───────┐ D ──→│ D-Latch │──→ Q W ──→│ │──→ /Q └───────┘
Ansteuerung: Schreibimpuls Die Daten müssen für eine gewisse Zeit , genannt Setup-Zeit, an stabil anliegen. Dann geht von 0 auf 1, bleibt für eine Zeit , genannt Pulsweite, auf 1 und geht auf 0 zurück. Anschließend müssen die Daten für eine Zeit , genannt Hold-Zeit, an stabil gehalten werden.
Timing-Diagramm ┌── y ──┐ W ───┘ └──── ← tSDW →← tHDW → D ══════════════════ ┌───┐ Q ───┘ └────────── Wie lange müssen die einzelnen Signale aktiv sein, damit der Schreibvorgang reibungslos abläuft? Siehe nächstes Kapitel (Timing).
Taktflankengesteuertes D-Flipflop (1/2)Taktflankengesteuerte Flipflops wie das D-Flipflop übernehmen Daten zu einem bestimmten Zeitpunkt (kein transparenter Modus!), nämlich bei der steigenden Flanke des Clocksignals.Wahrheitstabelle D-FF:Schaltsymbol: ┌──────┐ D ──→│ D-FF │──→ Q ck ──→│ │──→ /Q └──────┘ Vorteil: Daten müssen lediglich bei der steigenden Taktflanke stabil sein (zzgl. Setup- und Holdzeit).
Taktflankengesteuertes D-Flipflop (2/2)Realisierung: Wesentlich komplexer als bei taktzustandsgesteuerten D-Latches.Analyse des Schaltplanes (und entsprechende Timing-Analyse) wesentlich komplizierter.
D-FF: Realisierung mit RS-Flipflops RS-FF₁: Wichtig, um zu gewährleisten, dass während die Daten vom Zeitpunkt der letzten steigenden Taktflanke gespeichert bleiben. RS-FF₂: Aufnahme der Eingangsdaten bei Ausgangs-FF
Einfache Bausteine mit Flipflops Register Schieberegister Zähler
n-Bit Register D-Flipflops mit gemeinsamen Clocksignal. D₀ ──→[D-FF]──→ Q₀ D₁ ──→[D-FF]──→ Q₁ ⋮ ⋮ Dₙ₋₁ ──→[D-FF]──→ Qₙ₋₁ ← ck → Entsprechend: n-Bit Latch = D-Latches mit gemeinsamem Schreibsignal .
SchieberegisterD₀ ──→[D-FF]──→ Q₀ ──→[D-FF]──→ Q₁ ──→[D-FF]──→ Q₂ ──→[D-FF]──→ Q₃ ck ck ck ck In jedem Takt (bei jeder steigenden Flanke von ck) werden die Werte im Register um eine Position nach rechts verschoben.
ZählerEin -Bit-Zähler ist eine Schaltung mit folgenden Ein- und Ausgängen: Dateneingänge Datenausgänge Dateneingang für Eingangsübertrag Datenausgang für Ausgangsübertrag Eingänge für Kontrollsignale: (Clear) (Load) ck (Clock) ┌─────────┐ /C ──→│ │──→ Cₒᵤₜ ck ──→│ n-CNT │ X ──→│ │──→ Y /L ──→│ │ └─────────┘
Aufbau eines Zählers ┌─────────┐ ┌───────┐ /C ──→│ │──→│ │──→ Y ck ──→│ n-INC │ │ n-Reg │ Cin ──→│ │──→│ │──→ Cₒᵤₜ /L ──→│ │ │ │ X ──→│ │ │ │ └─────────┘ └───────┘ ck ─────────→
n-Bit Zähler: FunktionalitätEin Zähler speichert ein -Bit-Wort, das an den Ausgängen erscheint (Zählerstand).Bei jeder steigenden Flanke von ck wird ein neuer Zählerstand gespeichert. Für gilt:]]>slides/k412-speichernde_elemente_d-ff_weitere_bausteine.htmlslides/k412-Speichernde_Elemente_D-FF_weitere_Bausteine.mdSat, 29 Aug 2026 14:10:35 GMT<figure><img src="slides/k412-speichernde_elemente_d-ff_weitere_bausteine_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Zur Erinnerung: ReTI bisherRegister der CPU:Befehle: load, store
Zur Erinnerung: Datenpfade von ReTIReTI besteht aus: 4 benutzersichtbaren Registern PC, ACC, IN1, IN2 → Realisiert durch Zähler (PC) bzw. Register. Einem -Wort-Speicher (Wortbreite von 32 Bit), der Daten und Befehle enthält → Realisiert durch SRAM. ReTI unterstützt Load-/Store-, Compute-, Indexregister- und Sprungbefehle. Befehlsformat (32 Bit):
Zur Erinnerung: ReTI-Befehle im ÜberblickLegende: M – Modus; S – Source; D – Destination; MI – memory/immediate; F – Function; C – Condition
Umsetzung von ReTI: Externe Sicht3-Bus-Architektur zur Ansteuerung von Speicher und I/O-Geräten: 32 Bit breiter Datenbus , 32 Bit breiter Adressbus , Kontrollbus (Breite später festgelegt).
Umsetzung von ReTI: Interne SichtCPU besteht aus: Programmzähler PC. 3 weitere für Benutzer sichtbaren Registern ACC, IN1, IN2, Instruktionsregister I, ALU, CPU-internen Bussen: , für linken bzw. rechten Operanden der ALU, internem Datenbus . Register, PC, ALU, Busse und die zugehörigen Treiber sind 32 Bit breit.
Interner Aufbau der ReTI-CPUSiehe Schaltbild auf der Folie. Enthält: PC, IN1, IN2, ACC, ALU, I, Busse A, D, DI, R, L sowie Treiber:DDId, ALUDId, 0Ld, PCLd, IN1Ld, IN2Ld, ACCLd, 0Rd, IRd, DRd, IAd, ALUAd, PCAd, ASMd
Hinweise zum SchaltbildNamenskonvention für Treiber: Treiber zwischen Bus/Baustein X und Bus/Baustein Y: XYd; Output-Enable-Signal: XYdoe. 0Ld und 0Rd können auf bzw. legen. Busse und sind an den Speicher (sowie I/O-Geräte) angeschlossen, s. nächste Folie. Das Bild enthält keine Steuerleitungen: Output-Enable-Signale der Treiber, Funktionsauswahl der ALU, Clock-Signale und „Clock-Enable-Signale" der Register.
Speicher von ReTI Datenein- und ausgänge mit Datenbus der CPU verbunden. Adressleitungen mit Adressbus der CPU verbunden. Treiber ASMd immer enabled. Kontrollsignale: /SMDdoe (active low), SMw
Verfeinerung des SchaltbildsSiehe Folie: vollständiges Schaltbild inkl. SRAM mit Treiber ASMd.
Verarbeitung der Daten im Register IGerade verarbeiteter Befehl im Instruktionsregister I: : Befehlskodierung (für die im Schaltbild nicht dargestellten Steuersignale benötigt) : Speicheradresse oder Konstante für die ALU.
VerfeinerungNeues Kontrollsignal sext: sext = 0: Ersetze durch . sext = 1: Ersetze durch .
Weitere Verfeinerung für Register (1/3)Im Buch von Keller / Paul werden die Clockeingänge aller Register Reg mit einem Clocksignal Regck verbunden, das durch die Kontrolllogik berechnet wird.⇒ Datenübernahme zu ausgewählten ZeitpunktenVorgehen bei Realisierung der ReTI auf einer Platine mit diskreten Bausteinen OK!Nicht OK bei heutigen Designs, die Prozessoren auf einem einzigen Chip integrieren.
Weitere Verfeinerung für Register (2/3)Gründe für „Designrule" (Entwurfsregel), die es verbietet, Clockeingänge mit berechneten Datensignalen zu verbinden: „Clock-Tree-Synthese" gewährleistet, dass die steigende Flanke der globalen Clock an allen Clockeingängen zum gleichen Zeitpunkt ankommt (z. B. durch Ausgleich des Effekts unterschiedlicher Leitungsverzögerungen m. H. von Treibern). Datensignale auf Clockeingängen verhindern Clock-Tree-Synthese. Heutige Werkzeuge zur automatischen Timing-Analyse (und Berechnung der maximalen Clockfrequenz) sind nicht in der Lage, mit berechneten Clocksignalen umzugehen. Höhere Anforderungen an „Flankensteilheit" der Clocksignale.
Weitere Verfeinerung für Register (3/3)Transformation bzw. Verfeinerung: Statt berechnetem Clocksignal erhält jedes Register einen MUX am Eingang, gesteuert durch Regcken (Clock-Enable), während ck die globale Clock bleibt.
Programmabarbeitung durch ReTIZwei sich abwechselnde Phasen der CPU: bedingt durch „Von-Neumann-Architektur" (gemeinsamer Befehls- und Daten-Speicher) Fetch-Phase: Lädt nächsten auszuführenden Befehl aus Memory ins Instruktionsregister I der CPU. Execute-Phase: Befehl, der in I steht, wird ausgeführt. Vorgehen: Definition der Datenpfade, d.h. der benötigten Datenverbindungen zwischen den Komponenten der CPU. Herleitung der Kontrollsignale zur Ansteuerung der im Punkt 1 hergeleiteten Datenpfade: Treiber-OE ALU-Funktionsselektion Enable für Register-Clocks Sequentielle Synthese.
Datenpfade: Fetch-PhaseSiehe Schaltbild auf der Folie.
Fetch-Phase, TreiberWelche Treiber müssen in der Fetch-Phase enabled sein?a. ALUAd b. ASMd c. DDId d. IAd e. IRd f. PCAd g. PCLd h. SMDd
Datenpfade: Fetch-PhaseSiehe Schaltbild auf der Folie.
Bedeutung des DiagrammsIn der Fetch-Phase muss: Bus mit PC verbunden sein, d.h. PCAd enabled. Bus mit Speicher verbunden sein, d.h. SMDd enabled. Register I den Wert von Bus übernehmen, d.h. Icken muss enabled werden. Alle anderen Treiber (außer denen, die stets enabled sind) sind disabled, um Bus Contentions zu vermeiden. Die Steuersignale müssen in der Fetch-Phase entsprechend gesetzt sein.Z.B. Icken = 1, /PCAdoe = 0, /SMDdoe = 0, /ALUAdoe = 1, usw. (Output-Enable-Signale active low!)
Fetch: Die durchgeschalteten PfadePC → PCAd → A → SRAM(ASMd) → D → I
Datenpfade in der Execute-PhaseBetrachte die Execute-Phase unterschiedlicher Befehlstypen: Compute Immediate, Compute Memory, JUMP, LOAD, LOADIN1 (LOADIN2 analog), LOADI, STORE, STOREIN1, MOVE.
Datenpfade: Compute Immediate (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: Compute Immediate (2/2)Durchgeschaltete Pfade:I → IRd → R → ALU ACC → ACCLd → L → ALU ALU → ALUDId → DI → ACC
Datenpfade: Compute Memory (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: Compute Memory (2/2)Durchgeschaltete Pfade:I → IRd → R → ALU ACC → ACCLd → L → ALU I → IAd → A → SRAM(ASMd) → D → DRd → R → ALU ALU → ALUDId → DI → ACC
Datenpfade: JUMP (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: JUMP (2/2)Durchgeschaltete Pfade:I → IRd → R → ALU PC → PCLd → L → ALU ALU → ALUDId → DI → PC
Datenpfade: LOAD i (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: LOAD i (2/2)Durchgeschaltete Pfade:I → IAd → A → SRAM(ASMd) → D → DDId → DI → ACC
Datenpfade: LOADIN1 i (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: LOADIN1 i (2/2)Durchgeschaltete Pfade:I → IRd → R → ALU ACC → ACCLd → L → ALU ALU → ALUAd → A → SRAM(ASMd) → D → DDId → DI → IN1
Datenpfade: LOADI i (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: LOADI i (2/2)Durchgeschaltete Pfade:0 → 0Ld → L → ALU I → IRd → R → ALU ALU → ALUDId → DI → ACC
Datenpfade: STORE i (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: STORE i (2/2)Durchgeschaltete Pfade:I → IAd → A → SRAM(ASMd) ACC → D → SRAM (SMw)
Datenpfade: STOREIN1 i (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: STOREIN1 i (2/2)Durchgeschaltete Pfade:I → IRd → R → ALU IN1 → IN1Ld → L → ALU ALU → ALUAd → A → SRAM(ASMd) ACC → D → SRAM (SMw)
Datenpfade: MOVE ACC IN1 (1/2)Siehe Schaltbild auf der Folie.
Datenpfade: MOVE ACC IN1 (2/2)Durchgeschaltete Pfade:ACC → ACCLd → L → ALU 0 → 0Rd → R → ALU ALU → ALUDId → DI → IN1
Zusätzliche BefehleMan kann weitere Befehle ohne zusätzliche Hardware realisieren! Load- und Compute-Befehle mit beliebigem Zielregister . Kein , wenn . Befehlsformat: LOAD r i; ADD r i; etc. Befehlskodierung:]]>slides/k450-anwendung_datenpfade_von_reti.htmlslides/k450-Anwendung_Datenpfade_von_ReTI.mdSat, 29 Aug 2026 14:09:28 GMT<figure><img src="slides/k450-anwendung_datenpfade_von_reti_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise 1.1 Gatter, Transistoren 1.2 Definition Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Schaltkreis: Zunächst informal durch Beispiel()Welche Werte an den Ausgängen werden "berechnet", wenn an den Eingängen anliegt?
Beispiel für einen Schaltkreis ()Welche Werte an den Ausgängen werden "berechnet", wenn an den Eingängen anliegt?
Beispiel für einen Schaltkreis ()
SchaltkreiseIdee: „gerichteter Graph mit einigen zusätzlichen Eigenschaften"
Exkurs: Gerichteter GraphDefinition: ist ein gerichteter Graph, wenn folgendes gilt: endliche, nichtleere Menge (Knoten) endliche Menge (Kanten) Abbildungen und ist Quelle, Ziel einer Kante Abbildungen und ist der Eingangsgrad, der Ausgangsgrad von .
Exkurs: Pfade in gerichteten GraphenEin Knoten mit heißt Wurzel. heißt Blatt. heißt innerer Knoten. Ein Pfad (der Länge ) in ist eine Folge von Kanten () mit heißt Quelle, Ziel des Pfades.Ein Zyklus in ist ein Pfad der Länge in , bei dem Ziel und Quelle identisch sind. heißt azyklisch, falls kein Zyklus in existiert.Die Graph-Tiefe eines azyklischen Graphen ist definiert als die Länge des längsten Pfades in .
Exkurs: Bäume, Binäre BäumeDefinition: Ein Baum ist ein gerichteter, azyklischer Graph mit genau einer Wurzel () und für alle andere Knoten .Ein Baum heißt binär (bzw. Binärbaum), wenn für seine innere Knoten gilt.Beispiele: Baum / Binärbaum
Modellierung durch Schaltkreise (1/2)Eine Zellenbibliothek enthält Basisoperatoren, die den Grundgattern entsprechen.Ein 5-Tupel heißt Schaltkreis mit Eingängen und Ausgängen über der Zellenbibliothek BIB genau dann, wenn ist eine endliche Folge von Eingängen. ist ein azyklischer, gerichteter Graph mit . Die Menge heißt Menge der Gatter. Die Abbildung ordnet jedem Gatter einen Zellentyp zu. ...
Modellierung durch Schaltkreise (2/2)... Für jedes Gatter mit gilt . für . Die Abbildung legt für jedes Gatter eine Reihenfolge der eingehenden Kanten fest, d. h. falls , dann ist mit . Die Folge zeichnet Knoten als Ausgänge aus.
Schaltkreis für
Informale Semantikdefinition ()Die Boolesche Funktion kann aus dem Schaltkreis hergeleitet werden, indem man für alle Werte aus den Schaltkreis auswertet („simuliert").
Formale Semantikdefinition für Schaltkreise (1/2)Sei ein Schaltkreis über einer Zellenbibliothek BIB.Sei eine Eingangsbelegung gegeben.Eine Belegung für alle Knoten ist dann gegeben durch die folgenden Definitionen:Falls mit , , dann istZwischenbemerkung: Warum ist das wohldefiniert? Weil azyklisch!
Formale Semantikdefinition für Schaltkreise (2/2) ist dann die unter Eingangsbelegung berechnete Ausgangsbelegung des Schaltkreises SK.Die Berechnung von bei Eingangsbelegung heißt auch Simulation von SK für Belegung .Die an einem Knoten berechnete Boolesche Funktion ist definiert durchfür ein beliebiges .Die durch den Schaltkreis berechnete Funktion ist
Standardzellen-BibliothekEine Standardzellen-Bibliothek enthält eine Menge von Gattern (Standardzellen). Z.B. AND-Gatter mit 4 Eingängen, 8-Bit-Addierer Für jedes Element der Bibliothek werden Parameter wie Fläche auf dem Chip, Schaltgeschwindigkeit, Leistungsaufnahme des Gatters bzw. der Standardzelle abgespeichert. Es sind oft z. B. mehrere Inverter unterschiedlicher Größe und Geschwindigkeit vorhanden.
Kombinatorische Logiksynthese Allgemeine kombinatorische Logiksynthese optimiert mehrere Parameter gleichzeitig. Exakte Verfahren existieren, stoßen aber schon für kleinste Schaltkreise an ihre Grenzen. In der Praxis werden Heuristiken eingesetzt, die auf Ausschnitten eines großen Schaltkreises lokale Optimierungen durchführen. Hier beschränken wir uns auf eine wichtige Unterklasse von kombinatorischen Schaltkreisen: Die zweistufige Logik. Allgemeinere kombinatorische Schaltkreise betrachten wir später bei der Einführung arithmetischer Schaltkreise. ]]>slides/k312-kombinatorische_schaltkreise_definition.htmlslides/k312-Kombinatorische_Schaltkreise_Definition.mdSat, 29 Aug 2026 14:08:22 GMT<figure><img src="slides/k312-kombinatorische_schaltkreise_definition_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente 1.1 Schaltpläne, RS-Flip Flop 1.2 D-Flipflops, weitere Bausteine Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Schaltpläne (1/3)Analyse von Schaltplänen mit nicht notwendigerweise azyklisch.
Schaltpläne (2/3)Eine Zellenbibliothek enthält Basisoperationen, die den Grundgattern entsprechen.Ein 5-Tupel heißt Schaltplan mit Eingängen und Ausgängen über der Zellenbibliothek BIB genau dann, wenn: ist eine endliche Folge von Eingängen. ist ein gerichteter Graph mit . Die Menge heißt Menge der Gatter. Die Abbildung ordnet jedem Gatter einen Zellentyp zu. ...
Schaltpläne (3/3)... Für jedes Gatter mit gilt . für . Die Abbildung legt für jedes Gatter eine Reihenfolge der eingehenden Kanten fest, d.h. falls , dann ist mit . Die Folge zeichnet Knoten als Ausgänge aus.
Belegungen von Schaltplänen (1/2)Sei nun ein Schaltplan gegeben.Eine Abbildung für heißt Belegung für Eingangsbelegung , falls: , , , für alle mit , gilt:
Belegung von Schaltplänen (2/2)Da ein Schaltplan nicht azyklisch ist, muss nicht zu jeder Eingangsbelegung eine Belegung definiert sein (im Gegensatz zu Schaltkreisen).Falls bei einem Schaltplan zu einer Eingangsbelegung eine Belegung definiert ist, dann nennen wir diese zur Verdeutlichung auch stabile Belegung.Genauer: Es ist möglich, dass es zu einer Eingangsbelegung keine stabile Signalbelegung gibt, mehrere stabile Signalbelegungen gibt.
Beispiel 1x1 ──→ G1 ──→ ? 0,1? Für existiert keine stabile Signalbelegung (siehe Ausgang von ).
Beispiel 2 (1/2)/R ──→ G2 ──→ /Q 1 /G1 ──→ Q 0 /S ──→ G1 1 0 1 Betrachte Eingangsbelegung , :stellt eine stabile Signalbelegung dar!
Beispiel 2 (2/2)Betrachte Eingangsbelegung , :stellt ebenfalls eine stabile Signalbelegung dar!
RS-FlipflopDie vorherige Schaltung heißt RS-Flipflop (kurz RS-FF). Sie hat für die Eingangsbelegung , zwei stabile Zustände.Frage: Wie kann man von einem Zustand zum anderen kommen?
Übergang (1/2)Für das Umschalten von einem Zustand zum anderen in einer realen Implementierung eines RS-FFs ist es von entscheidender Bedeutung, dass reale Gatter Verzögerungszeiten haben.D.h.: Wenn sich die Eingangsbelegung eines Gatters ändert, dann erfolgt die daraus resultierende Änderung des Ausgangswertes nicht direkt, sondern mit einer gewissen Verzögerung.(Detailliertere Betrachtung in Kapitel 5, Physikalische Eigenschaften von Gattern)
Übergang (2/2)Zustand mit , Zustand : Senke zur Zeit ab und hebe zu wieder an (einen solchen Signalverlauf nennt man Puls) Nach Zeit ist . Nach Zeit ist . Wechsel von Zustand zu Zustand analog aus Symmetriegründen.
Weitere Bezeichnungen Umschalten in Zustand heißt Setzen (Set). Umschalten in Zustand heißt Zurücksetzen (Reset). heißt Set-Signal. heißt Reset- oder Clear-Signal. Weil , durch Absenken aktiviert werden, nennt man sie active low. Signalnamen von active-low-Signalen beginnen in der Regel mit / (einem Schrägstrich – Engl. slash).
"Zustand" , Stabile Signalbelegung bei Eingangsbelegung , .Aber warum ist es trotzdem problematisch, und gleichzeitig zu aktivieren (, )?
FlackernAnnahme: und werden nach ihrer Aktivierung beide gleichzeitig inaktiv () und schalten exakt gleich schnell, d.h. haben exakt die gleiche Verzögerungszeit In der Praxis wird in der Regel nach einer gewissen Zeit einer der beiden stabilen Zustände angenommen (weil Gatterverzögerungen leicht variieren).
Schaltsymbol eines RS-FF ┌─────────┐ /S ──→│ RS-FF │──→ Q /R ──→│ │──→ /Q └─────────┘ ]]>slides/k411-speichernde_elemente_schaltplaene_rs-ff.htmlslides/k411-Speichernde_Elemente_Schaltplaene_RS-FF.mdSat, 29 Aug 2026 14:08:17 GMT<figure><img src="slides/k411-speichernde_elemente_schaltplaene_rs-ff_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese 3.1 Boolesche Ausdrücke, Disjunktive Normalform 3.2 zweistufige Logikminimierung Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Kombinatorische Schaltkreise – zweistufigZiel: Wir werden zeigen, dass sich jede Boolesche Funktion als ein Polynom, d.h. als eine Disjunktion (ODER-Verknüpfung) von Monomen, die ihrerseits Konjunktionen (UND-Verknüpfungen) von Eingangsvariablen und negierten Eingangsvariablen sind, darstellen lässt.Wir werden für solche Darstellungen Kostenkriterien aufstellen und diese optimieren.Monome und Polynome sind spezielle Boolesche Ausdrücke. Beginne daher mit einer exakten Definition, was wir unter einem Booleschen Ausdruck verstehen.
Boolesche Ausdrücke – allgemeinFormal vollständige Definition Boolescher Ausdrücke: Syntax (korrekte Schreibweise) → Def. Boolescher Ausdrücke Semantik (Bedeutung) → Interpretationsfunktion von
Syntax Boolescher AusdrückeSei eine endliche Menge von Variablen. Sei ein Alphabet.Definition: Die Menge der vollständig geklammerten Booleschen Ausdrücke über ist die kleinste Teilmenge von , die folgendermaßen induktiv definiert ist: , und , , sind Boolesche Ausdrücke Sind und Boolesche Ausdrücke, so auch: die Disjunktion , die Konjunktion , die Negation . Bsp.: .
Schreibweise von Konvention: Negation bindet stärker als Konjunktion , Konjunktion bindet stärker als Disjunktion .→ Klammern können weggelassen werden, ohne dass Mehrdeutigkeiten entstehen.Man schreibt auch: statt : , statt : , statt : , , . → So „vereinfachte" Ausdrücke entsprechen zwar nicht genau der obigen Definition, es gibt aber für jeden solchen Ausdruck einen äquivalenten vollständig geklammerten Ausdruck im Sinne der Definition.Beispiel: Der äquivalente vollständig geklammerte Ausdruck für „" wäre „".
Semantik Boolescher AusdrückeDefinition: Jedem Booleschen Ausdruck kann durch eine Interpretationsfunktion eine Boolesche Funktion zugeordnet werden. wird folgendermaßen induktiv definiert:
Alternative Betrachtung der Semantik Boolescher AusdrückeSei ein Boolescher Ausdruck. für ein ergibt sich durch Ersetzen von durch in , für alle , und Rechnen in der Booleschen Algebra .Bsp.: Gilt für eine Boolesche Funktion , so sagen wir, dass ein Boolescher Ausdruck für ist, bzw. dass die Boolesche Funktion beschreibt.In Zukunft schreiben wir auch statt .Zwei Boolesche Ausdrücke und heißen äquivalent () genau dann, wenn .Sie sind gleich, wenn .
Beziehung zwischen Schaltkreisen und Booleschen Ausdrücken (1/2)Zu jedem Ausgang eines Schaltkreises lässt sich durch „symbolische Simulation" ein Boolescher Ausdruck berechnen, der die entsprechende Boolesche Funktion darstellt.Symbolische Simulation benutzt zur Simulation eines Schaltkreises keine festen Booleschen Werte an den Inputs, sondern Boolesche Variablen.Es wird dann für jeden Knoten ein Boolescher Ausdruck zu der Funktion bestimmt, die der Knoten berechnet.
Beziehung zwischen Schaltkreisen und Booleschen Ausdrücken (2/2)( ist eine abkürzende Schreibweise für .)
Spezielle Boolesche Ausdrücke: LiteraleDefinition: Als Literal einer Booleschen Funktion wird der Ausdruck oder bezeichnet, wobei , , eine Eingangsvariable von ist. (auch geschrieben) wird positives Literal genannt, (auch geschrieben) wird negatives Literal genannt. Anmerkung: Eine andere Notation für ein negatives Literal ist oder .Wie schon erwähnt bezeichnet das Literal die Boolesche Funktion mit genau dann, wenn und ...... bezeichnet die Boolesche Funktion mit genau dann, wenn .
Spezielle Boolesche Ausdrücke: MonomeDefinition: Ein Monom ist eine Konjunktion von Literalen, in der kein Literal mehr als einmal vorkommt und zu keiner Variable sowohl das positive als auch das negative Literal vorkommt. Außerdem ist „1" ein Monom. und sind Monome, ist kein Monom, ist kein Monom. Ein Monom heißt vollständig oder Minterm, wenn jede Variable entweder als positives oder als negatives Literal vorkommt.Wenn drei Variablen betrachtet werden, ist ein Minterm, ist kein Minterm.Für eine Eingabebelegung heißt(Notation: , )der zu gehörende Minterm.
Monome als Beschreibung Boolescher FunktionenBeispiel: Das Monom bezeichnet die Boolesche Funktion mit genau dann, wenn und . Wir schreiben vereinfachend auch .Beispiel: Der Minterm bezeichnet die Boolesche Funktion mit genau dann, wenn .
Spezielle Boolesche Ausdrücke: PolynomeEine Disjunktion von paarweise verschiedenen Monomen heißt Polynom. Außerdem ist „0" ein Polynom. Sind alle Monome des Polynoms vollständig, so heißt das Polynom vollständig.Beispiel: Bei einer Booleschen Funktion mit drei Variablen istein Polynom,ein vollständiges Polynom.Das Polynom beschreibt die Boolesche Funktion mit genau dann, wenn oder . Wir schreiben vereinfachend auch .
Disjunktive NormalformEin Polynom für heißt auch disjunktive Normalform (DNF) von . Ein vollständiges Polynom für heißt auch kanonische disjunktive Normalform (KDNF) von .ist in DNF, aber nicht in KDNF.Manchmal auch als Summe von Produkten bezeichnet, engl. „sum of products (SOP)"nicht zu verwechseln mit Konjunktiver Normalform (KNF) bei SAT und in der Logik, engl. „conjunctive normal form (CNF)" bzw. „product of sums (POS)"
Bestimmung der kanonischen disjunktiven NormalformFür heißt die Erfüllbarkeitsmenge (ON-Menge) von .Die KDNF ist gegeben durch:Die KDNF ist (bis auf Anordnung von Literalen in Mintermen und von Monomen im Polynom) eindeutig.Beispiel: KDNF für Anmerkung: Analog zur Erfüllbarkeitsmenge ist als die Unerfüllbarkeitsmenge (OFF-Menge) definiert.
Realisierungen von DNFErste Möglichkeit: Benutze „gewöhnliche" UND- und ODER-Gatter.Zweite Möglichkeit: PLAs (Programmable Logic Arrays) Programmierbare logische Felder können nur Funktionen in DNF implementieren. Sie benötigen dafür weniger Transistoren als eine Realisierung mit UND- und ODER-Gattern.
Realisierung durch LogikgatterBilde erst alle Monome durch UND-Gatter. Verbinde dann alle Monome mit ODER-Gattern.Notation: Man verzichtet in der Regel auf die Abbildung von Invertern.Die Kosten ergeben sich dann aus allen benötigten UND- und ODER-Gattern.
Programmierbare logische Felder (PLA)Zweistufige Darstellung zur Realisierung von Booleschen Polynomen.mit UND-Feld: Enthält Monom Literale, so werden Transistoren in der entsprechenden Zeile des UND-Feldes benötigt. ODER-Feld: Besteht die Beschreibung von Funktion aus Monomen, so benötigt man Transistoren in der entsprechenden Spalte des ODER-Feldes. Fläche: (Anzahl der benötigten Monome)
PLAs: RealisierungsdetailsBeispiel:
Realisierungsdetails, waagerechte MonomleitungenEin n-Kanal-Transistor leitet, wenn sein Gate mit 1 belegt ist. Wenn ein n-Kanal-Transistor leitet, dann zieht er die entsprechende Monomleitung auf 0.Bsp.: Die erste Monomleitung ist genau dann 1, wenn beide Transistoren der Reihe sperren, d.h. wenn und .⇒ Die Leitung realisiert die Funktion .
Realisierungsdetails, senkrechte FunktionsleitungenEin n-Kanal-Transistor leitet, wenn sein Gate mit 1 belegt ist. Wenn n-Kanal-Transistor leitet, dann zieht er die entsprechende Leitung auf 0.Bsp.: Der -Ausgang ist genau dann 1, wenn der Eingang des zugehörigen Inverters 0 ist.Der Inverter-Eingang ist genau dann 0, wenn mindestens einer der drei Transistoren der Spalte leitet, d.h. wenn oder oder .⇒ Der -Ausgang realisiert die Funktion .
Kosten von PLA-Realisierungen von Monomen und PolynomenSei ein Monom, dann sind die Kosten von gleich der Anzahl der zur Realisierung von benötigten Transistoren im PLA, also .Seien Polynome, dann bezeichne die Menge der in diesen Polynomen verwendeten Monome.Die primären Kosten einer Menge von Polynomen sind gleich der Anzahl der benötigten Zeilen im PLA, um zu realisieren, also:Die sekundären Kosten einer Menge von Polynomen sind gleich der Anzahl der benötigten Transistoren im PLA, also:
Kombiniertes KostenmaßSei im Folgenden die Kostenfunktion mit der Eigenschaft, dass für zwei Polynommengen und die Ungleichunggenau dann gilt, wenn entweder oder und
Kosten der RealisierungWelche der folgenden PLAs ist die kostengünstigste Lösung?a. PLA 1 mit 10 Zeilen und 19 Transistoren. b. PLA 2 mit 15 Zeilen und 30 Transistoren. c. PLA 3 mit 12 Zeilen und 15 Transistoren. d. PLA 4 mit 12 Zeilen und 19 Transistoren.]]>slides/k331-ba_normalformen_zweistufige_synthese_dnf.htmlslides/k331-BA_Normalformen_zweistufige_Synthese_DNF.mdSat, 29 Aug 2026 14:07:14 GMT<figure><img src="slides/k331-ba_normalformen_zweistufige_synthese_dnf_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen 5.1 Carry-Ripple-Addierer 5.2 CSA, 2er-Komplement, Subtraktion Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Arithmetische Schaltungen Addieren nach der Schulmethode: Carry-Ripple-Addierer. Effizienteres Addieren: Conditional-Sum-Addierer. Addition von Zweierkomplement-Zahlen. Subtrahierer.
Kosten von SchaltkreisenUm unterschiedliche Schaltkreise, die eine Funktion (z.B. Addierer) implementieren, miteinander zu vergleichen, benötigt man ein Kostenmaß.Definition: Die Kosten eines Schaltkreises sind durch die Anzahl seiner Gatter gegeben. Deutet auf die Fläche und den Energieverbrauch der resultierenden Hardware-Blöcke hin. Definition: Die Tiefe eines Schaltkreises ist die maximale Anzahl von Gattern auf einem Pfad von einem beliebigen Eingang zu einem beliebigen Ausgang von . Deutet auf die Signallaufzeit durch und somit die maximal mögliche Taktfrequenz (Geschwindigkeit) des Schaltkreises hin.
Beispiel: Kosten und Tiefe
Teilschaltkreise, hierarchischer Entwurf (informell)Illustration eines Teilschaltkreises.
Hierarchische Schaltkreise In hierarchischen Schaltkreisen sind Teilschaltkreise durch Symbole ersetzt. Den zugehörigen („flachen") Schaltkreis erhält man, indem man die Symbole durch Einsetzen der Teilschaltkreise wieder entfernt.
Wiederholung ZahlendarstellungSei eine Folge von Ziffern, .Binärdarstellung:Zweierkomplement:Rechenregel: mit .
Addierer für nichtnegative ZahlenGegeben:2 positive Binärzahlen , mit Eingangsübertrag .Gesucht:Schaltkreis, der Binärdarstellung von berechnet.Wegen genügen Stellen für die Darstellung von , d.h. der Schaltkreis hat Ausgänge.
Formale Definition n-Bit-AddiererEin n-Bit-Addierer ist ein Schaltkreis, der die folgende Boolesche Funktion berechnet:mit
Addieren nach der Schulmethode (1/4)Wir werden im Folgenden den einfachsten Addierertypen einführen, der die „Schulmethode" umsetzt. Hierzu werden einige Grundschaltungen (Halb- und Volladdierer) notwendig sein.Beispiel für die Schulmethode: a: 1 0 1 1 + b: 0 1 1 0 ------- c: 1 1 1 0 0 s: 1 0 0 0 1
Addieren nach der Schulmethode (2/4) a: 1 0 1 1 + b: 0 1 1 0 ------- c: 0 0 1 1 1 0 s: 1 0 0 0 1 Verwendung eines Halbaddierers (HA) für die niederwertigste Stelle.
Halbaddierer (Half Adder, HA)Ein Halbaddierer dient zur Addition zweier 1-Bit-Zahlen ohne Eingangsübertrag. Er berechnet die Funktionwobei .
Schaltkreis eines Halbaddierersdabei gilt:
Addieren nach der Schulmethode (3/4) a: 1 0 1 1 + b: 0 1 1 0 ------- c: 0 0 1 1 1 0 s: 1 0 0 0 1 Verwendung eines Volladdierers (FA) für die höherwertigen Stellen.
Volladdierer (Full Adder, FA)Ein Volladdierer dient zur Addition zweier 1-Bit-Zahlen mit Eingangsübertrag. Er berechnet die Funktionwobei
Volladdierer als Funktion von HAsAus der Tabelle folgt:Kosten und Tiefe eines FA:
Schaltkreis eines Volladdierers
Addieren nach der Schulmethode (4/4) a: 1 0 1 1 + b: 0 1 1 0 ------- c: 0 0 1 1 1 0 s: 1 0 0 0 1 Verwendung von HA und FA im Carry-Ripple-Addierer (CRA).
Aufbau eines Carry-Ripple-Addierers : Eingangsübertrag : Übertrag von Stelle nach
Induktive Definition des Carry-Ripple-Addierers CRFür : Für : Folgender Schaltkreis: : Eingangsübertrag : Übertrag von Stelle nach
Zwei (identische) Darstellungen von CR
Carry-Ripple-AddiererSatz: ist ein n-Bit-Addierer.Beweis (durch Induktion): () ✓: Eingabe an : Zeige für Ausgabe von :Nach Induktionsvoraussetzung gilt für :Wegen FA-Eigenschaft gilt:Insgesamt:
Schaltbild und Komplexität von CR
Schaltbild und Komplexität von CRSowohl die Kosten als auch die Tiefe von sind somit linear in .Es gibt (asymptotisch) bessere Addierer. Wir werden hier den Conditional-Sum-Addierer kennen lernen, für den wir wieder eine Hilfsschaltung (Multiplexer) benötigen. Eine weitere wichtige Schaltung ist der Inkrementer.]]>slides/k351-arithmetische_schaltungen_carry_ripple.htmlslides/k351-Arithmetische_Schaltungen_Carry_Ripple.mdSat, 29 Aug 2026 14:06:51 GMT<figure><img src="slides/k351-arithmetische_schaltungen_carry_ripple_images/page-01.png"></figure>Kapitel 3 – Kombinatorische Logik Kombinatorische Schaltkreise 1.1 Gatter, Transistoren 1.2 Definition Boolesche Algebren Boolesche Ausdrücke, Normalformen, zweistufige Synthese Berechnung eines Minimalpolynoms Arithmetische Schaltungen Anwendung: ALU von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Boolesche FunktionenDefinition: Eine Boolesche Funktion in Variablen und mit Ausgängen ist eine FunktionDie Menge Boolescher Funktionen in Variablen mit Ausgängen istWir schreiben abkürzend statt .
Kombinatorische SchaltkreiseEin kombinatorischer Schaltkreis (Schaltnetz) ist ein Modell für Hardware, die eine Boolesche Funktion () implementiert.Ein kombinatorischer Schaltkreis für hat Eingänge und Ausgänge. Legt man an den Eingängen den Vektor an, berechnet der Schaltkreis den Vektor und stellt ihn an den Ausgängen bereit.Es gibt weitere Arten von Hardware: Sequentielle Logik mit speichernden Elementen (später). Analog- und Mixed-Signal-Blöcke (nicht in TI).
Kombinatorische LogiksyntheseKombinatorische Logiksynthese ist das Problem, zu einer gegebenen Booleschen Funktion einen möglichst effizienten kombinatorischen Schaltkreis, d. h. einen mit möglichst geringen Kosten, zu finden.Kosten hängen von der verwendeten Technologie ab und können sich auf die Größe, Verzögerung, Energieverbrauch des Schaltkreises beziehen und eventuell weitere Parameter (Zuverlässigkeit, Testbarkeit, ...) berücksichtigen.
TechnologienWir konzentrieren uns hier auf zwei Arten von Technologien: Programmierbare Logikfelder (Programmable Logic Arrays, PLAs). Implementieren sogenannte zweistufigen Realisierungen, siehe später (Kapitel 3.3). Mehrstufige Realisierungen mit allgemeinen Bibliothekszellen (Logik-Gattern). (auf Englisch: "two-level" und "multi-level", und "gate" für "Gatter")
Logikgatter Gatter sind kleine kombinatorische Blöcke, in der Regel mit bis zu 4 Eingängen und einem Ausgang. Gatter werden mit Transistoren realisiert. Gatter können zu größeren Schaltungen verbunden werden. Die Menge der verfügbaren Gatter ergibt eine Standardzellen-Bibliothek bzw. Gatter-Bibliothek.
Einige wichtige Gatter
Logikgatter - verschiedene NotationenEs gibt verschiedene Notationen für Logikgatter.Wir werden in dieser Vorlesung die ANSI-Notation verwenden.
TransistorenEinen Transistor kann man vereinfacht als spannungsgesteuerten Schalter sehen: Leitung (gate) regelt Leitfähigkeit zwischen Quelle und Senke.p-Kanal Transistor Leitet, wenn an eine 0 anliegt. Sperrt, wenn an eine 1 anliegt. n-Kanal Transistor Leitet, wenn an eine 1 anliegt. Sperrt, wenn an eine 0 anliegt.
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor p-Kanal-Transistor
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor p-Kanal-Transistor → Spannungsquelle
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor p-Kanal-Transistor → Spannungsquelle → Masse
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor p-Kanal-Transistor → Spannungsquelle → Masse
Realisierung von Gattern in CMOS-TechnologieComplementary Metal Oxide Semiconductor. Es werden p- und n-Kanal-Transistoren verwendet. Beispiel: CMOS-Inverter.n-Kanal-Transistor p-Kanal-Transistor → Spannungsquelle → Masse /
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor leitet
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor leitet / sperrt
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor leitet / sperrt
CMOS-Inverter mit 1 am GateLeitender Pfad zwischen Ausgang und Masse (logische 0). p-Kanal-Transistor n-Kanal-Transistor leitet / sperrt
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor sperrt
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor sperrt / leitet
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor sperrt / leitet
CMOS-Inverter mit 0 am GateLeitender Pfad zwischen Ausgang und Spannungsversorgung (logische 1). p-Kanal-Transistor n-Kanal-Transistor sperrt / leitet
CMOSWelche Funktion wird mit Hilfe der p-Kanal und n-Kanal Transistoren realisiert? mit , , ,
CMOS-NAND-Gatter mit , , , Ausgang ist 0 Es existiert ein leitender Pfad von 0 zum Ausgang beide n-Kanal-Transistoren leiten , Ausgang ist 1 Es existiert ein leitender Pfad von 1 zum Ausgang einer der p-Kanal-Transistoren leitet oder ,
Weitere CMOS-Gatter Es gibt keine „direkte" Implementierung von AND- und OR-Gattern. Sie werden aus NAND-/NOR-Gattern plus Invertern zusammengesetzt. Zu jedem p-Kanal Transistor gibt es stets einen komplementären n-Kanal-Transistor, der genau dann sperrt, wenn der erste Transistor leitet und umgekehrt. Dadurch gibt es niemals einen leitenden Pfad von der Stromversorgung zur Masse. Dies reduziert Leistungsverluste.
CMOS-Multiplexer mit Zwei Transmission-GatesTransmission Gate leitet oder sperrt (hoch-ohmig / tri-state)Implementierung von Bussen, , ]]>slides/k311-kombinatorische_schaltkreise_gatter_transistoren.htmlslides/k311-Kombinatorische_Schaltkreise_Gatter_Transistoren.mdSat, 29 Aug 2026 14:05:22 GMT<figure><img src="slides/k311-kombinatorische_schaltkreise_gatter_transistoren_images/page-01.png"></figure>Kapitel 4 – Sequentielle Logik Speichernde Elemente Sequentielle Schaltkreise Entwurf sequentieller Schaltkreise SRAM, Treiber Anwendung: Datenpfade von ReTI Anwendung: Kontrolllogik von ReTI Albert-Ludwigs-Universität Freiburg Prof. Dr. Armin Biere Institut für Informatik
Static Random-Access Memory – SRAMSei , . Ein -Bit statischer Speicher oder SRAM hat: Eingänge „Adresse", Dateneingang , Datenausgang , Kontrollsignal „write"
SRAM: FunktionalitätDer Speicher enthält Speicherzellen (z.B. D-Latches), die je ein Bit speichern können.Zelle wird mit Hilfe der Adresse ausgewählt. Lesen: An erscheint der Inhalt von . Schreiben: Durch Schreibpuls an wird nach übernommen. Beim Schreiben wird nur lokales Schreibsignal von Zelle aktiviert.
-Bit-SRAM, -Bit-SRAM: AufbauEin -Bit-SRAM besteht aus -Bit SRAMs mit gemeinsamen Adress- und Schreibsignalen. heißt Bitbreite des -Bit-SRAMs.
TreiberbäumeEin Treiber ist ein Gatter mit einem Eingang und einem Ausgang , das die Identität berechnet.Fanout-Beschränkung: Aus elektrischen Gründen kann eine Leitung nicht auf beliebig viele Gattereingänge verzweigen.Eingesetzt, um Fanout-Beschränkung zu überwinden.Beispiel: Fanout-Beschränkung von 3.
Tristate-Treiber und BusseTristate-Treiber sind Treiber mit Eingangssignal und zusätzlichem Signal , dem Output-Enable-Signal.Am Ausgang erscheint: bezeichnet den Zustand hoher Impedanz (high-Z).
Zustand hoher ImpedanzWir haben bisher Schaltungen betrachtet, die aus CMOS-Gattern bestehen. Dort ist jede Leitung zu jedem Zeitpunkt entweder mit (logisch-1) oder Masse (logisch-0) verbunden.Eine Leitung im Zustand , also der Ausgang eines Treibers mit , ist weder mit noch mit Masse verbunden. Man sagt, der Treiber ist disabled (: enabled).
-Bit-Treiber-Bit-Treiber: Treiber mit gemeinsamen .Im Gegensatz zu Ausgängen üblicher Gatter kann man Ausgänge von Tristate-Treibern zusammenschalten. Man muss dafür sorgen, dass zu jeder Zeit höchstens ein Treiber enabled ist.Ein Bit breiter Bus ist ein Bündel aus Leitungen, welches die Ausgänge von mehreren -Bit-Treibern verbindet.
Bus vs. Multiplexer Tristate-Treiber, die durch einen Bus verbunden sind, wirken ähnlich wie ein -fach-Multiplexer.Vorteile Bus gegenüber Multiplexer: Leicht erweiterbar. Datentransport in verschiedene Richtungen zu verschiedenen Zeiten. Nachteil von Bus:Man muss Bus Contention vermeiden, d. h. es darf nie mehr als ein Treiber auf einem Bus gleichzeitig enabled sein (sonst Folgen bis hin zur physikalischen Zerstörung der Schaltung)!
Bus zur Kommunikation mit SRAMSRAM mit gemeinsamem Datenein- und -ausgang. Lesezugriff auf den Speicher: enabled, alle anderen Treiber, z. B. , disabled. Schreibzugriff: nimmt den Wert vom Bus, disabled. ]]>slides/k440-sram_treiber.htmlslides/k440-SRAM_Treiber.mdSat, 29 Aug 2026 14:05:11 GMT<figure><img src="slides/k440-sram_treiber_images/page-01.png"></figure>_analysis_slides.html_analysis_slides.mdSat, 29 Aug 2026 13:48:25 GMT_analysis_exercises.html_analysis_exercises.mdSat, 29 Aug 2026 13:47:50 GMT_analysis_exams.html_analysis_exams.mdSat, 29 Aug 2026 13:44:27 GMT]]>slides/k630-anwendung_formale_verifikation_images/page-26.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-26.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-26.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-25.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-25.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-25.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-24.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-24.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-24.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-23.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-23.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-23.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-22.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-22.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-22.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-21.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-21.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-21.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-20.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-20.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-20.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-19.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-19.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-19.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-18.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-18.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-18.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-17.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-17.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-17.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-16.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-16.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-16.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-15.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-15.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-15.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-14.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-14.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-14.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-13.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-13.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img 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src="slides/k630-anwendung_formale_verifikation_images/page-09.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-08.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-08.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-08.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-07.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-07.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-07.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-06.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-06.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-06.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-05.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-05.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-05.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-04.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-04.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-04.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-03.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-03.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-03.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-02.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-02.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img src="slides/k630-anwendung_formale_verifikation_images/page-02.png"></figure>]]>slides/k630-anwendung_formale_verifikation_images/page-01.htmlslides/k630-Anwendung_Formale_Verifikation_images/page-01.pngSat, 29 Aug 2026 13:08:26 GMT<figure><img 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GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-16.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-15.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-15.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-15.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-14.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-14.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img 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src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-12.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-11.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-11.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-11.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-10.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-10.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img 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src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-08.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-07.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-07.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-07.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-06.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-06.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-06.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-05.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-05.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-05.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-04.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-04.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-04.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-03.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-03.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-03.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-02.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-02.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-02.png"></figure>]]>slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-01.htmlslides/k623-Binaere_Entscheidungsdiagramme_BDDs_ITE-Beispiel_Variablenordnung_images/page-01.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k623-binaere_entscheidungsdiagramme_bdds_ite-beispiel_variablenordnung_images/page-01.png"></figure>]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-55.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs_images/page-55.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-55.png"></figure>]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-54.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs_images/page-54.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-54.png"></figure>]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-53.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs_images/page-53.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-53.png"></figure>]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-52.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs_images/page-52.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img src="slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-52.png"></figure>]]>slides/k622-binaere_entscheidungsdiagramme_bdds_konstruktion_von_bdds_images/page-51.htmlslides/k622-Binaere_Entscheidungsdiagramme_BDDs_Konstruktion_von_BDDs_images/page-51.pngSat, 29 Aug 2026 13:08:25 GMT<figure><img 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